lib/Target/Mips/MipsScheduleP5600.td

   1 //==- MipsScheduleP5600.td - P5600 Scheduling Definitions --*- tablegen -*-===//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8
   9 def MipsP5600Model : SchedMachineModel {
  10   int IssueWidth = 2; // 2x dispatched per cycle
  11   int MicroOpBufferSize = 48; // min(48, 48, 64)
  12   int LoadLatency = 4;
  13   int MispredictPenalty = 8; // TODO: Estimated
  14
  15   let CompleteModel = 1;
  16   let FullInstRWOverlapCheck = 1;
  17
  18   list<Predicate> UnsupportedFeatures = [HasMips3, HasMips32r6, HasMips64,
  19                                          HasMips64r2, HasMips64r5, HasMips64r6,
  20                                          IsGP64bit, IsPTR64bit,
  21                                          InMicroMips, InMips16Mode, HasCnMips,
  22                                          HasDSP, HasDSPR2, HasMT, HasCRC];
  23 }
  24
  25 let SchedModel = MipsP5600Model in {
  26
  27 // ALQ Pipelines
  28 // =============
  29
  30 def P5600ALQ : ProcResource<1> { let BufferSize = 16; }
  31 def P5600IssueALU : ProcResource<1> { let Super = P5600ALQ; }
  32
  33 // ALU Pipeline
  34 // ------------
  35
  36 def P5600WriteALU : SchedWriteRes<[P5600IssueALU]>;
  37
  38 // and, lui, nor, or, slti, sltiu, sub, subu, xor
  39 def : InstRW<[P5600WriteALU], (instrs AND, LUi, NOR, OR, SLTi, SLTiu, SUB,
  40                                SUBu, XOR)>;
  41
  42 // AGQ Pipelines
  43 // =============
  44
  45 def P5600AGQ : ProcResource<3> { let BufferSize = 16; }
  46 def P5600IssueAL2 : ProcResource<1> { let Super = P5600AGQ; }
  47 def P5600IssueCTISTD : ProcResource<1> { let Super = P5600AGQ; }
  48 def P5600IssueLDST : ProcResource<1> { let Super = P5600AGQ; }
  49
  50 def P5600AL2Div : ProcResource<1>;
  51 // Pseudo-resource used to block CTISTD when handling multi-pipeline splits.
  52 def P5600CTISTD : ProcResource<1>;
  53
  54 // CTISTD Pipeline
  55 // ---------------
  56
  57 def P5600WriteJump : SchedWriteRes<[P5600IssueCTISTD, P5600CTISTD]>;
  58 def P5600WriteJumpAndLink : SchedWriteRes<[P5600IssueCTISTD, P5600CTISTD]> {
  59   let Latency = 2;
  60 }
  61
  62 def P5600Nop : SchedWriteRes<[P5600IssueCTISTD]> {
  63   let Latency = 0;
  64 }
  65
  66 def : InstRW<[P5600Nop], (instrs SSNOP, NOP)>;
  67
  68 // b, beq, beql, bg[et]z, bl[et]z, bne, bnel, j, syscall, jal, bltzal,
  69 // jalr, jr.hb, jr
  70 def : InstRW<[P5600WriteJump], (instrs B, BAL, BAL_BR, BEQ, BEQL, BGEZ, BGEZAL,
  71                                 BGEZALL, BGEZL, BGTZ, BGTZL, BLEZ, BLEZL, BLTZ,
  72                                 BLTZAL, BLTZALL, BLTZL, BNE, BNEL, BREAK,
  73                                 DERET, ERET, ERet, ERETNC, J, JR, JR_HB,
  74                                 PseudoIndirectBranch,
  75                                 PseudoIndirectHazardBranch, PseudoReturn,
  76                                 SDBBP, SYSCALL, RetRA, TAILCALL, TAILCALLREG,
  77                                 TAILCALLREGHB, TEQ, TEQI, TGE, TGEI, TGEIU,
  78                                 TGEU, TLT, TLTI, TLTU, TNE, TNEI, TRAP,
  79                                 TTLTIU, WAIT, PAUSE)>;
  80
  81 def : InstRW<[P5600WriteJumpAndLink], (instrs JAL, JALR, JALRHBPseudo,
  82                                        JALRPseudo, JALR_HB)>;
  83
  84 def : InstRW<[P5600WriteJumpAndLink], (instrs JALX)> {
  85   let Unsupported = 1;
  86 }
  87
  88 def P5600COP0 : SchedWriteRes<[P5600IssueCTISTD, P5600CTISTD]>;
  89
  90 def : InstRW<[P5600COP0], (instrs TLBINV, TLBINVF, TLBP, TLBR, TLBWI, TLBWR,
  91                            MFC0, MTC0)>;
  92
  93 def P5600COP2 : SchedWriteRes<[P5600IssueCTISTD, P5600CTISTD]>;
  94
  95 def : InstRW<[P5600COP2], (instrs MFC2, MTC2)> {
  96   let Unsupported = 1;
  97 }
  98
  99 // MIPS Virtualization ASE
 100 // =======================
 101 def : InstRW<[P5600COP0], (instrs HYPCALL, MFGC0, MFHGC0, MTGC0, MTHGC0,
 102                            TLBGINV, TLBGINVF, TLBGP, TLBGR, TLBGWI, TLBGWR)>;
 103
 104 // LDST Pipeline
 105 // -------------
 106
 107 def P5600WriteLoad : SchedWriteRes<[P5600IssueLDST]> {
 108   let Latency = 4;
 109 }
 110
 111 def P5600WriteLoadShifted : SchedWriteRes<[P5600IssueLDST, P5600CTISTD]> {
 112   let Latency = 4;
 113 }
 114
 115 def P5600WriteCache : SchedWriteRes<[P5600IssueLDST]>;
 116
 117 def P5600WriteStore : SchedWriteRes<[P5600IssueLDST, P5600CTISTD]> {
 118   // FIXME: This is a bit pessimistic. P5600CTISTD is only used during cycle 2
 119   //        not during 0, 1, and 2.
 120   let ResourceCycles = [ 1, 3 ];
 121 }
 122
 123 def P5600WriteGPRFromBypass : SchedWriteRes<[P5600IssueLDST]> {
 124   let Latency = 2;
 125 }
 126
 127 def P5600WriteStoreFromOtherUnits : SchedWriteRes<[P5600IssueLDST]>;
 128 def P5600WriteLoadToOtherUnits : SchedWriteRes<[P5600IssueLDST]> {
 129   let Latency = 0;
 130 }
 131
 132 // l[bhw], l[bh]u, ll
 133 def : InstRW<[P5600WriteLoad], (instrs LB, LBu, LH, LHu, LW, LL, LWC2, LWC3,
 134                                 LDC2, LDC3, LBE, LBuE, LHE, LHuE, LWE, LLE,
 135                                 LWPC)>;
 136
 137 // lw[lr]
 138 def : InstRW<[P5600WriteLoadShifted], (instrs LWL, LWR, LWLE, LWRE)>;
 139
 140 // s[bhw], sw[lr]
 141 def : InstRW<[P5600WriteStore], (instrs SB, SH, SW, SWC2, SWC3, SDC2, SDC3, SC,
 142                                  SBE, SHE, SWE, SCE, SWL, SWR, SWLE, SWRE)>;
 143
 144 // pref, cache, sync, synci
 145 def : InstRW<[P5600WriteCache], (instrs PREF, PREFE, CACHE, CACHEE, SYNC,
 146                                  SYNCI)>;
 147
 148 // LDST is also used in moves from general purpose registers to floating point
 149 // and MSA.
 150 def P5600WriteMoveGPRToOtherUnits : SchedWriteRes<[P5600IssueLDST]> {
 151   let Latency = 0;
 152 }
 153
 154 // AL2 Pipeline
 155 // ------------
 156
 157 def P5600WriteAL2 : SchedWriteRes<[P5600IssueAL2]>;
 158 def P5600WriteAL2BitExt : SchedWriteRes<[P5600IssueAL2]> { let Latency = 2; }
 159 def P5600WriteAL2ShadowMov : SchedWriteRes<[P5600IssueAL2]> { let Latency = 2; }
 160 def P5600WriteAL2CondMov : SchedWriteRes<[P5600IssueAL2, P5600CTISTD]> {
 161   let Latency = 2;
 162 }
 163 def P5600WriteAL2Div : SchedWriteRes<[P5600IssueAL2, P5600AL2Div]> {
 164   // Estimated worst case
 165   let Latency = 34;
 166   let ResourceCycles = [1, 34];
 167 }
 168 def P5600WriteAL2DivU : SchedWriteRes<[P5600IssueAL2, P5600AL2Div]> {
 169   // Estimated worst case
 170   let Latency = 34;
 171   let ResourceCycles = [1, 34];
 172 }
 173 def P5600WriteAL2Mul : SchedWriteRes<[P5600IssueAL2]> { let Latency = 3; }
 174 def P5600WriteAL2Mult: SchedWriteRes<[P5600IssueAL2]> { let Latency = 5; }
 175 def P5600WriteAL2MAdd: SchedWriteRes<[P5600IssueAL2, P5600CTISTD]> {
 176   let Latency = 5;
 177 }
 178
 179 // clo, clz, di, ei, mfhi, mflo
 180 def : InstRW<[P5600WriteAL2], (instrs CLO, CLZ, DI, EI, MFHI, MFLO,
 181                                PseudoMFHI, PseudoMFLO)>;
 182
 183 // ehb, rdhwr, rdpgpr, wrpgpr, wsbh
 184 def : InstRW<[P5600WriteAL2ShadowMov], (instrs EHB, RDHWR, WSBH)>;
 185
 186 // mov[nz]
 187 def : InstRW<[P5600WriteAL2CondMov], (instrs MOVN_I_I, MOVZ_I_I)>;
 188
 189 // divu?
 190 def : InstRW<[P5600WriteAL2Div], (instrs DIV, PseudoSDIV, SDIV)>;
 191 def : InstRW<[P5600WriteAL2DivU], (instrs DIVU, PseudoUDIV, UDIV)>;
 192
 193 // mul
 194 def : InstRW<[P5600WriteAL2Mul], (instrs MUL)>;
 195 // multu?, multu?
 196 def : InstRW<[P5600WriteAL2Mult], (instrs MULT, MULTu, PseudoMULT,
 197                                    PseudoMULTu)>;
 198 // maddu?, msubu?, mthi, mtlo
 199 def : InstRW<[P5600WriteAL2MAdd], (instrs MADD, MADDU, MSUB, MSUBU,
 200                                    MTHI, MTLO, PseudoMADD, PseudoMADDU,
 201                                    PseudoMSUB, PseudoMSUBU, PseudoMTLOHI)>;
 202
 203 // ext, ins
 204 def : InstRW<[P5600WriteAL2BitExt], (instrs EXT, INS)>;
 205
 206 // Either ALU or AL2 Pipelines
 207 // ---------------------------
 208 //
 209 // Some instructions can choose between ALU and AL2, but once dispatched to
 210 // ALQ or AGQ respectively they are committed to that path.
 211 // The decision is based on the outcome of the most recent selection when the
 212 // choice was last available. For now, we assume ALU is always chosen.
 213
 214 def P5600WriteEitherALU : SchedWriteVariant<
 215   // FIXME: Implement selection predicate
 216   [SchedVar<SchedPredicate<[{1}]>, [P5600WriteALU]>,
 217    SchedVar<SchedPredicate<[{0}]>, [P5600WriteAL2]>
 218   ]>;
 219
 220 // add, addi, addiu, addu, andi, ori, rotr, se[bh], sllv?, sr[al]v?, slt, sltu,
 221 // xori
 222 def : InstRW<[P5600WriteEitherALU], (instrs ADD, ADDi, ADDiu, ANDi, ORi, ROTR,
 223                                      SEB, SEH, SLT, SLTu, SLL, SRA, SRL, XORi,
 224                                      ADDu, SLLV, SRAV, SRLV, LSA, COPY)>;
 225
 226 // FPU Pipelines
 227 // =============
 228
 229 def P5600FPQ : ProcResource<3> { let BufferSize = 16; }
 230 def P5600IssueFPUS : ProcResource<1> { let Super = P5600FPQ; }
 231 def P5600IssueFPUL : ProcResource<1> { let Super = P5600FPQ; }
 232 def P5600IssueFPULoad : ProcResource<1> { let Super = P5600FPQ; }
 233
 234 def P5600FPUDivSqrt : ProcResource<2>;
 235
 236 def P5600WriteFPUS : SchedWriteRes<[P5600IssueFPUS]>;
 237 def P5600WriteFPUL : SchedWriteRes<[P5600IssueFPUL]> { let Latency = 4; }
 238 def P5600WriteFPUL_MADDSUB : SchedWriteRes<[P5600IssueFPUL]> { let Latency = 6; }
 239 def P5600WriteFPUDivI : SchedWriteRes<[P5600IssueFPUL, P5600FPUDivSqrt]> {
 240   // Best/Common/Worst case = 7 / 23 / 27
 241   let Latency = 23; // Using common case
 242   let ResourceCycles = [ 1, 23 ];
 243 }
 244 def P5600WriteFPUDivS : SchedWriteRes<[P5600IssueFPUL, P5600FPUDivSqrt]> {
 245   // Best/Common/Worst case = 7 / 23 / 27
 246   let Latency = 23; // Using common case
 247   let ResourceCycles = [ 1, 23 ];
 248 }
 249 def P5600WriteFPUDivD : SchedWriteRes<[P5600IssueFPUL, P5600FPUDivSqrt]> {
 250   // Best/Common/Worst case = 7 / 31 / 35
 251   let Latency = 31; // Using common case
 252   let ResourceCycles = [ 1, 31 ];
 253 }
 254 def P5600WriteFPURcpS : SchedWriteRes<[P5600IssueFPUL, P5600FPUDivSqrt]> {
 255   // Best/Common/Worst case = 7 / 19 / 23
 256   let Latency = 19; // Using common case
 257   let ResourceCycles = [ 1, 19 ];
 258 }
 259 def P5600WriteFPURcpD : SchedWriteRes<[P5600IssueFPUL, P5600FPUDivSqrt]> {
 260   // Best/Common/Worst case = 7 / 27 / 31
 261   let Latency = 27; // Using common case
 262   let ResourceCycles = [ 1, 27 ];
 263 }
 264 def P5600WriteFPURsqrtS : SchedWriteRes<[P5600IssueFPUL, P5600FPUDivSqrt]> {
 265   // Best/Common/Worst case = 7 / 27 / 27
 266   let Latency = 27; // Using common case
 267   let ResourceCycles = [ 1, 27 ];
 268 }
 269 def P5600WriteFPURsqrtD : SchedWriteRes<[P5600IssueFPUL, P5600FPUDivSqrt]> {
 270   // Best/Common/Worst case = 7 / 27 / 31
 271   let Latency = 27; // Using common case
 272   let ResourceCycles = [ 1, 27 ];
 273 }
 274 def P5600WriteFPUSqrtS : SchedWriteRes<[P5600IssueFPUL, P5600FPUDivSqrt]> {
 275   // Best/Common/Worst case = 7 / 27 / 31
 276   let Latency = 27; // Using common case
 277   let ResourceCycles = [ 1, 27 ];
 278 }
 279 def P5600WriteFPUSqrtD : SchedWriteRes<[P5600IssueFPUL, P5600FPUDivSqrt]> {
 280   // Best/Common/Worst case = 7 / 35 / 39
 281   let Latency = 35; // Using common case
 282   let ResourceCycles = [ 1, 35 ];
 283 }
 284 def P5600WriteMSAShortLogic : SchedWriteRes<[P5600IssueFPUS]>;
 285 def P5600WriteMSAShortInt : SchedWriteRes<[P5600IssueFPUS]> { let Latency = 2; }
 286 def P5600WriteMoveOtherUnitsToFPU : SchedWriteRes<[P5600IssueFPUS]>;
 287 def P5600WriteMSAOther3 : SchedWriteRes<[P5600IssueFPUS]> { let Latency = 3; }
 288 def P5600WriteMSALongInt : SchedWriteRes<[P5600IssueFPUS]> { let Latency = 5; }
 289
 290 // vshf.[bhwd], binsl.[bhwd], binsr.[bhwd], insert.[bhwd], sld?.[bhwd],
 291 // bset.[bhwd], bclr.[bhwd], bneg.[bhwd], bsel_v, bseli_b
 292 def : InstRW<[P5600WriteMSAShortInt], (instregex "^VSHF_[BHWD]$")>;
 293 def : InstRW<[P5600WriteMSAShortInt], (instregex "^(BINSL|BINSLI)_[BHWD]$")>;
 294 def : InstRW<[P5600WriteMSAShortInt], (instregex "^(BINSR|BINSRI)_[BHWD]$")>;
 295 def : InstRW<[P5600WriteMSAShortInt], (instregex "^INSERT_[BHWD]$")>;
 296 def : InstRW<[P5600WriteMSAShortInt], (instregex "^(SLD|SLDI)_[BHWD]$")>;
 297 def : InstRW<[P5600WriteMSAShortInt], (instregex "^(BSET|BSETI)_[BHWD]$")>;
 298 def : InstRW<[P5600WriteMSAShortInt], (instregex "^(BCLR|BCLRI)_[BHWD]$")>;
 299 def : InstRW<[P5600WriteMSAShortInt], (instregex "^(BNEG|BNEGI)_[BHWD]$")>;
 300 def : InstRW<[P5600WriteMSAShortInt], (instregex "^(BSEL_V|BSELI_B)$")>;
 301 def : InstRW<[P5600WriteMSAShortInt], (instregex "^BMN*Z.*$")>;
 302 def : InstRW<[P5600WriteMSAShortInt],
 303              (instregex "^BSEL_(H|W|D|FW|FD)_PSEUDO$")>;
 304
 305 // pcnt.[bhwd], sat_s.[bhwd], sat_u.bhwd]
 306 def : InstRW<[P5600WriteMSAOther3], (instregex "^PCNT_[BHWD]$")>;
 307 def : InstRW<[P5600WriteMSAOther3], (instregex "^SAT_(S|U)_[BHWD]$")>;
 308
 309 // bnz.[bhwdv], cfcmsa, ctcmsa
 310 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^(BNZ|BZ)_[BHWDV]$")>;
 311 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^C(F|T)CMSA$")>;
 312
 313 // FPUS is also used in moves from floating point and MSA registers to general
 314 // purpose registers.
 315 def P5600WriteMoveFPUSToOtherUnits : SchedWriteRes<[P5600IssueFPUS]> {
 316   let Latency = 0;
 317 }
 318
 319 // FPUL is also used in moves from floating point and MSA registers to general
 320 // purpose registers.
 321 def P5600WriteMoveFPULToOtherUnits : SchedWriteRes<[P5600IssueFPUL]>;
 322
 323 // Short Pipe
 324 // ----------
 325 //
 326 // abs.[ds], abs.ps, bc1[tf]l?, mov[tf].[ds], mov[tf], mov.[ds], [cm][ft]c1,
 327 // m[ft]hc1, neg.[ds], neg.ps, nor.v, nori.b, or.v, ori.b, xor.v, xori.b,
 328 // sdxc1, sdc1, st.[bhwd], swc1, swxc1
 329 def : InstRW<[P5600WriteFPUS], (instrs FABS_S, FABS_D32, FABS_D64, MOVF_D32,
 330                                 MOVF_D64, MOVF_S, MOVT_D32, MOVT_D64,
 331                                 MOVT_S, FMOV_D32, FMOV_D64, FMOV_S, FNEG_S,
 332                                 FNEG_D32, FNEG_D64)>;
 333
 334 // adds_a.[bhwd], adds_[asu].[bhwd], addvi?.[bhwd], asub_[us].[bhwd],
 335 // aver?_[us].[bhwd], shf.[bhw], fill[bhwd], splat?.[bhwd]
 336 def : InstRW<[P5600WriteMSAShortInt], (instregex "^ADD_A_[BHWD]$")>;
 337 def : InstRW<[P5600WriteMSAShortInt], (instregex "^ADDS_[ASU]_[BHWD]$")>;
 338 // TODO: ADDVI_[BHW] might be 1 cycle latency rather than 2. Need to confirm it.
 339 def : InstRW<[P5600WriteMSAShortInt], (instregex "^ADDVI?_[BHWD]$")>;
 340 def : InstRW<[P5600WriteMSAShortInt], (instregex "^ASUB_[US].[BHWD]$")>;
 341 def : InstRW<[P5600WriteMSAShortInt], (instregex "^AVER?_[US].[BHWD]$")>;
 342 def : InstRW<[P5600WriteMSAShortInt], (instregex "^SHF_[BHW]$")>;
 343 def : InstRW<[P5600WriteMSAShortInt], (instregex "^FILL_[BHWD]$")>;
 344 def : InstRW<[P5600WriteMSAShortInt], (instregex "^(SPLAT|SPLATI)_[BHWD]$")>;
 345
 346 // and.v, andi.b, move.v, ldi.[bhwd]
 347 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^MOVE_V$")>;
 348 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^LDI_[BHWD]$")>;
 349 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^(AND|OR|[XN]OR)_V$")>;
 350 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^(AND|OR|[XN]OR)I_B$")>;
 351 def : InstRW<[P5600WriteMSAShortLogic],
 352              (instregex "^(AND|OR|[XN]OR)_V_[DHW]_PSEUDO$")>;
 353 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^FILL_F(D|W)_PSEUDO$")>;
 354 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^INSERT_F(D|W)_PSEUDO$")>;
 355
 356 // fexp2_w, fexp2_d
 357 def : InstRW<[P5600WriteFPUS], (instregex "^FEXP2_(W|D)$")>;
 358
 359 // compare, converts, round to int, floating point truncate.
 360 def : InstRW<[P5600WriteFPUS], (instregex "^(CLT|CLTI)_(S|U)_[BHWD]$")>;
 361 def : InstRW<[P5600WriteFPUS], (instregex "^(CLE|CLEI)_(S|U)_[BHWD]$")>;
 362 def : InstRW<[P5600WriteFPUS], (instregex "^(CEQ|CEQI)_[BHWD]$")>;
 363 def : InstRW<[P5600WriteFPUS], (instregex "^CMP_UN_(S|D)$")>;
 364 def : InstRW<[P5600WriteFPUS], (instregex "^CMP_UEQ_(S|D)$")>;
 365 def : InstRW<[P5600WriteFPUS], (instregex "^CMP_EQ_(S|D)$")>;
 366 def : InstRW<[P5600WriteFPUS], (instregex "^CMP_LT_(S|D)$")>;
 367 def : InstRW<[P5600WriteFPUS], (instregex "^CMP_ULT_(S|D)$")>;
 368 def : InstRW<[P5600WriteFPUS], (instregex "^CMP_LE_(S|D)$")>;
 369 def : InstRW<[P5600WriteFPUS], (instregex "^CMP_ULE_(S|D)$")>;
 370 def : InstRW<[P5600WriteFPUS], (instregex "^FS(AF|EQ|LT|LE|NE|OR)_(W|D)$")>;
 371 def : InstRW<[P5600WriteFPUS], (instregex "^FSUEQ_(W|D)$")>;
 372 def : InstRW<[P5600WriteFPUS], (instregex "^FSULE_(W|D)$")>;
 373 def : InstRW<[P5600WriteFPUS], (instregex "^FSULT_(W|D)$")>;
 374 def : InstRW<[P5600WriteFPUS], (instregex "^FSUNE_(W|D)$")>;
 375 def : InstRW<[P5600WriteFPUS], (instregex "^FSUN_(W|D)$")>;
 376 def : InstRW<[P5600WriteFPUS], (instregex "^FCAF_(W|D)$")>;
 377 def : InstRW<[P5600WriteFPUS], (instregex "^FCEQ_(W|D)$")>;
 378 def : InstRW<[P5600WriteFPUS], (instregex "^FCLE_(W|D)$")>;
 379 def : InstRW<[P5600WriteFPUS], (instregex "^FCLT_(W|D)$")>;
 380 def : InstRW<[P5600WriteFPUS], (instregex "^FCNE_(W|D)$")>;
 381 def : InstRW<[P5600WriteFPUS], (instregex "^FCOR_(W|D)$")>;
 382 def : InstRW<[P5600WriteFPUS], (instregex "^FCUEQ_(W|D)$")>;
 383 def : InstRW<[P5600WriteFPUS], (instregex "^FCULE_(W|D)$")>;
 384 def : InstRW<[P5600WriteFPUS], (instregex "^FCULT_(W|D)$")>;
 385 def : InstRW<[P5600WriteFPUS], (instregex "^FCUNE_(W|D)$")>;
 386 def : InstRW<[P5600WriteFPUS], (instregex "^FCUN_(W|D)$")>;
 387 def : InstRW<[P5600WriteFPUS], (instregex "^FABS_(W|D)$")>;
 388 def : InstRW<[P5600WriteFPUS], (instregex "^FFINT_(U|S)_(W|D)$")>;
 389 def : InstRW<[P5600WriteFPUS], (instregex "^FFQL_(W|D)$")>;
 390 def : InstRW<[P5600WriteFPUS], (instregex "^FFQR_(W|D)$")>;
 391 def : InstRW<[P5600WriteFPUS], (instregex "^FTINT_(U|S)_(W|D)$")>;
 392 def : InstRW<[P5600WriteFPUS], (instregex "^FRINT_(W|D)$")>;
 393 def : InstRW<[P5600WriteFPUS], (instregex "^FTQ_(H|W)$")>;
 394 def : InstRW<[P5600WriteFPUS], (instregex "^FTRUNC_(U|S)_(W|D)$")>;
 395
 396 // fexdo.[hw], fexupl.[wd], fexupr.[wd]
 397 def : InstRW<[P5600WriteFPUS], (instregex "^FEXDO_(H|W)$")>;
 398 def : InstRW<[P5600WriteFPUS], (instregex "^FEXUPL_(W|D)$")>;
 399 def : InstRW<[P5600WriteFPUS], (instregex "^FEXUPR_(W|D)$")>;
 400
 401 // fclass.[wd], fmax.[wd], fmax_a.[wd], fmin.[wd], fmin_a.[wd], flog2.[wd]
 402 def : InstRW<[P5600WriteFPUS], (instregex "^FCLASS_(W|D)$")>;
 403 def : InstRW<[P5600WriteFPUS], (instregex "^FMAX_A_(W|D)$")>;
 404 def : InstRW<[P5600WriteFPUS], (instregex "^FMAX_(W|D)$")>;
 405 def : InstRW<[P5600WriteFPUS], (instregex "^FMIN_A_(W|D)$")>;
 406 def : InstRW<[P5600WriteFPUS], (instregex "^FMIN_(W|D)$")>;
 407 def : InstRW<[P5600WriteFPUS], (instregex "^FLOG2_(W|D)$")>;
 408
 409 // interleave right/left, interleave even/odd, insert
 410 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^(ILVR|ILVL)_[BHWD]$")>;
 411 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^(ILVEV|ILVOD)_[BHWD]$")>;
 412 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^INSVE_[BHWD]$")>;
 413
 414 // subs_?.[bhwd], subsus_?.[bhwd], subsuu_?.[bhwd], subvi.[bhwd], subv.[bhwd],
 415 def : InstRW<[P5600WriteMSAShortInt], (instregex "^SUBS_(S|U)_[BHWD]$")>;
 416 def : InstRW<[P5600WriteMSAShortInt], (instregex "^SUBSUS_(S|U)_[BHWD]$")>;
 417 def : InstRW<[P5600WriteMSAShortInt], (instregex "^SUBSUU_(S|U)_[BHWD]$")>;
 418 def : InstRW<[P5600WriteMSAShortInt], (instregex "^SUBVI_[BHWD]$")>;
 419 def : InstRW<[P5600WriteMSAShortInt], (instregex "^SUBV_[BHWD]$")>;
 420
 421 // mod_[su].[bhwd], div_[su].[bhwd]
 422 def : InstRW<[P5600WriteFPUDivI], (instregex "^MOD_(S|U)_[BHWD]$")>;
 423 def : InstRW<[P5600WriteFPUDivI], (instregex "^DIV_(S|U)_[BHWD]$")>;
 424
 425 // hadd_[su].[bhwd], hsub_[su].[bhwd], max_[sua].[bhwd], min_[sua].[bhwd],
 426 // maxi_[su].[bhwd], mini_[su].[bhwd], sra?.[bhwd], srar?.[bhwd], srlr.[bhwd],
 427 // sll?.[bhwd], pckev.[bhwd], pckod.[bhwd], nloc.[bhwd], nlzc.[bhwd],
 428 // insve.[bhwd]
 429 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^HADD_(S|U)_[BHWD]$")>;
 430 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^HSUB_(S|U)_[BHWD]$")>;
 431 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^(MAX|MIN)_S_[BHWD]$")>;
 432 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^(MAX|MIN)_U_[BHWD]$")>;
 433 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^(MAX|MIN)_A_[BHWD]$")>;
 434 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^(MAXI|MINI)_(S|U)_[BHWD]$")>;
 435 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^(SRA|SRAI)_[BHWD]$")>;
 436 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^(SRL|SRLI)_[BHWD]$")>;
 437 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^(SRAR|SRARI)_[BHWD]$")>;
 438 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^(SRLR|SRLRI)_[BHWD]$")>;
 439 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^(SLL|SLLI)_[BHWD]$")>;
 440 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^(PCKEV|PCKOD)_[BHWD]$")>;
 441 def : InstRW<[P5600WriteMSAShortLogic], (instregex "^(NLOC|NLZC)_[BHWD]$")>;
 442
 443 // Long Pipe
 444 // ----------
 445 //
 446 // add.[ds], add.ps, cvt.d.[sw], cvt.s.[dw], cvt.w.[sd], cvt.[sw].ps,
 447 // cvt.ps.[sw], cvt.s.(pl|pu), c.<cc>.[ds], c.<cc>.ps, mul.[ds], mul.ps,
 448 // pl[lu].ps, sub.[ds], sub.ps, trunc.w.[ds], trunc.w.ps
 449 def : InstRW<[P5600WriteFPUL],
 450              (instrs FADD_D32, FADD_D64, FADD_S, FMUL_D32, FMUL_D64, FMUL_S,
 451               FSUB_D32, FSUB_D64, FSUB_S)>;
 452 def : InstRW<[P5600WriteFPUL], (instregex "^TRUNC_(L|W)_(S|D32|D64)$")>;
 453 def : InstRW<[P5600WriteFPUL],
 454              (instregex "^CVT_(S|D32|D64|L|W)_(S|D32|D64|L|W)$")>;
 455 def : InstRW<[P5600WriteFPUL], (instrs CVT_PS_S64, CVT_S_PL64, CVT_S_PU64)>;
 456 def : InstRW<[P5600WriteFPUL], (instregex "^C_[A-Z]+_(S|D32|D64)$")>;
 457 def : InstRW<[P5600WriteFPUL], (instregex "^FCMP_(S32|D32|D64)$")>;
 458 def : InstRW<[P5600WriteFPUL], (instregex "^PseudoCVT_(S|D32|D64)_(L|W)$")>;
 459 def : InstRW<[P5600WriteFPUL], (instrs PLL_PS64, PLU_PS64)>;
 460
 461 // div.[ds], div.ps
 462 def : InstRW<[P5600WriteFPUDivS], (instrs FDIV_S)>;
 463 def : InstRW<[P5600WriteFPUDivD], (instrs FDIV_D32, FDIV_D64)>;
 464
 465 // sqrt.[ds], sqrt.ps
 466 def : InstRW<[P5600WriteFPUSqrtS], (instrs FSQRT_S)>;
 467 def : InstRW<[P5600WriteFPUSqrtD], (instrs FSQRT_D32, FSQRT_D64)>;
 468
 469 // frcp.[wd], frsqrt.[wd]
 470 def : InstRW<[P5600WriteFPURsqrtD], (instregex "^FRCP_(W|D)$")>;
 471 def : InstRW<[P5600WriteFPURsqrtD], (instregex "^FRSQRT_(W|D)$")>;
 472
 473 def : InstRW<[P5600WriteFPURsqrtD], (instrs RECIP_D32, RECIP_D64, RSQRT_D32,
 474                                      RSQRT_D64)>;
 475 def : InstRW<[P5600WriteFPURsqrtS], (instrs RECIP_S, RSQRT_S)>;
 476
 477 // fmadd.[wd], fmsubb.[wd], fdiv.[wd], fsqrt.[wd], fmul.[wd], fadd.[wd],
 478 // fsub.[wd]
 479 def : InstRW<[P5600WriteFPUL_MADDSUB], (instregex "^FMADD_(W|D)$")>;
 480 def : InstRW<[P5600WriteFPUL_MADDSUB], (instregex "^FMSUB_(W|D)$")>;
 481 def : InstRW<[P5600WriteFPUDivS], (instregex "^FDIV_W$")>;
 482 def : InstRW<[P5600WriteFPUDivD], (instregex "^FDIV_D$")>;
 483 def : InstRW<[P5600WriteFPUSqrtS], (instregex "^FSQRT_W$")>;
 484 def : InstRW<[P5600WriteFPUSqrtD], (instregex "^FSQRT_D$")>;
 485 def : InstRW<[P5600WriteFPUL], (instregex "^FMUL_(W|D)$")>;
 486 def : InstRW<[P5600WriteFPUL], (instregex "^FADD_(W|D)$")>;
 487 def : InstRW<[P5600WriteFPUL], (instregex "^FSUB_(W|D)$")>;
 488
 489 // dpadd_?.[bhwd], dpsub_?.[bhwd], dotp_?.[bhwd], msubv.[bhwd], maddv.[bhwd]
 490 // mulv.[bhwd].
 491 def : InstRW<[P5600WriteMSALongInt], (instregex "^DPADD_(S|U)_[HWD]$")>;
 492 def : InstRW<[P5600WriteMSALongInt], (instregex "^DPSUB_(S|U)_[HWD]$")>;
 493 def : InstRW<[P5600WriteMSALongInt], (instregex "^DOTP_(S|U)_[HWD]$")>;
 494 def : InstRW<[P5600WriteMSALongInt], (instregex "^MSUBV_[BHWD]$")>;
 495 def : InstRW<[P5600WriteMSALongInt], (instregex "^MADDV_[BHWD]$")>;
 496 def : InstRW<[P5600WriteMSALongInt], (instregex "^MULV_[BHWD]$")>;
 497
 498 def : InstRW<[P5600WriteMSALongInt], (instregex "^MADDR_Q_[HW]$")>;
 499 def : InstRW<[P5600WriteMSALongInt], (instregex "^MADD_Q_[HW]$")>;
 500 def : InstRW<[P5600WriteMSALongInt], (instregex "^MSUBR_Q_[HW]$")>;
 501 def : InstRW<[P5600WriteMSALongInt], (instregex "^MSUB_Q_[HW]$")>;
 502 def : InstRW<[P5600WriteMSALongInt], (instregex "^MULR_Q_[HW]$")>;
 503 def : InstRW<[P5600WriteMSALongInt], (instregex "^MUL_Q_[HW]$")>;
 504
 505 // madd.[ds], msub.[ds], nmadd.[ds], nmsub.[ds],
 506 // Operand 0 is read on cycle 5. All other operands are read on operand 0.
 507 def : InstRW<[SchedReadAdvance<5>, P5600WriteFPUL_MADDSUB],
 508              (instrs MADD_D32, MADD_D64, MADD_S, MSUB_D32, MSUB_D64, MSUB_S,
 509               NMADD_D32, NMADD_D64, NMADD_S, NMSUB_D32, NMSUB_D64, NMSUB_S)>;
 510
 511 // madd.ps, msub.ps, nmadd.ps, nmsub.ps
 512 // Operand 0 and 1 are read on cycle 5. All others are read on operand 0.
 513 // (none of these instructions exist in the backend yet)
 514
 515 // Load Pipe
 516 // ---------
 517 //
 518 // This is typically used in conjunction with the load pipeline under the AGQ
 519 // All the instructions are in the 'Tricky Instructions' section.
 520
 521 def P5600WriteLoadOtherUnitsToFPU : SchedWriteRes<[P5600IssueFPULoad]> {
 522   let Latency = 4;
 523 }
 524
 525 // Tricky Instructions
 526 // ===================
 527 //
 528 // These instructions are split across multiple uops (in different pipelines)
 529 // that must cooperate to complete the operation
 530
 531 // FIXME: This isn't quite right since the implementation of WriteSequence
 532 //        current aggregates the resources and ignores the exact cycle they are
 533 //        used.
 534 def P5600WriteMoveGPRToFPU : WriteSequence<[P5600WriteMoveGPRToOtherUnits,
 535                                             P5600WriteMoveOtherUnitsToFPU]>;
 536
 537 // FIXME: This isn't quite right since the implementation of WriteSequence
 538 //        current aggregates the resources and ignores the exact cycle they are
 539 //        used.
 540 def P5600WriteMoveFPUToGPR : WriteSequence<[P5600WriteMoveFPUSToOtherUnits,
 541                                             P5600WriteGPRFromBypass]>;
 542
 543 // FIXME: This isn't quite right since the implementation of WriteSequence
 544 //        current aggregates the resources and ignores the exact cycle they are
 545 //        used.
 546 def P5600WriteStoreFPUS : WriteSequence<[P5600WriteMoveFPUSToOtherUnits,
 547                                          P5600WriteStoreFromOtherUnits]>;
 548
 549 // FIXME: This isn't quite right since the implementation of WriteSequence
 550 //        current aggregates the resources and ignores the exact cycle they are
 551 //        used.
 552 def P5600WriteStoreFPUL : WriteSequence<[P5600WriteMoveFPULToOtherUnits,
 553                                          P5600WriteStoreFromOtherUnits]>;
 554
 555 // FIXME: This isn't quite right since the implementation of WriteSequence
 556 //        current aggregates the resources and ignores the exact cycle they are
 557 //        used.
 558 def P5600WriteLoadFPU : WriteSequence<[P5600WriteLoadToOtherUnits,
 559                                        P5600WriteLoadOtherUnitsToFPU]>;
 560
 561 // ctc1, mtc1, mthc1
 562 def : InstRW<[P5600WriteMoveGPRToFPU], (instrs CTC1, MTC1, MTC1_D64, MTHC1_D32,
 563                                         MTHC1_D64, BuildPairF64,
 564                                         BuildPairF64_64)>;
 565
 566 // copy.[su]_[bhwd]
 567 def : InstRW<[P5600WriteMoveFPUToGPR], (instregex "^COPY_U_[BHW]$")>;
 568 def : InstRW<[P5600WriteMoveFPUToGPR], (instregex "^COPY_S_[BHWD]$")>;
 569
 570 // bc1[ft], cfc1, mfc1, mfhc1, movf, movt
 571 def : InstRW<[P5600WriteMoveFPUToGPR], (instrs BC1F, BC1FL, BC1T, BC1TL, CFC1,
 572                                         MFC1, MFC1_D64, MFHC1_D32, MFHC1_D64,
 573                                         MOVF_I, MOVT_I, ExtractElementF64,
 574                                         ExtractElementF64_64)>;
 575
 576 // swc1, swxc1, st.[bhwd]
 577 def : InstRW<[P5600WriteStoreFPUS], (instrs SDC1, SDC164, SDXC1, SDXC164,
 578                                      SWC1, SWXC1, SUXC1, SUXC164)>;
 579 def : InstRW<[P5600WriteStoreFPUS], (instregex "^ST_[BHWD]$")>;
 580 def : InstRW<[P5600WriteStoreFPUS], (instrs ST_F16)>;
 581
 582 // movn.[ds], movz.[ds]
 583 def : InstRW<[P5600WriteStoreFPUL], (instrs MOVN_I_D32, MOVN_I_D64, MOVN_I_S,
 584                                      MOVZ_I_D32, MOVZ_I_D64, MOVZ_I_S)>;
 585
 586 // l[dw]x?c1, ld.[bhwd]
 587 def : InstRW<[P5600WriteLoadFPU], (instrs LDC1, LDC164, LDXC1, LDXC164,
 588                                    LWC1, LWXC1, LUXC1, LUXC164)>;
 589 def : InstRW<[P5600WriteLoadFPU], (instregex "LD_[BHWD]")>;
 590 def : InstRW<[P5600WriteLoadFPU], (instrs LD_F16)>;
 591
 592 // Unsupported Instructions
 593 // ========================
 594 //
 595 // The following instruction classes are never valid on P5600.
 596 //   II_DADDIU, II_DADDU, II_DMFC1, II_DMTC1, II_DMULT, II_DMULTU, II_DROTR,
 597 //   II_DROTR32, II_DROTRV, II_DDIV, II_DSLL, II_DSLL32, II_DSLLV, II_DSRA,
 598 //   II_DSRA32, II_DSRAV, II_DSRL, II_DSRL32, II_DSRLV, II_DSUBU, II_DDIVU,
 599 //   II_JALRC, II_LD, II_LD[LR], II_RESTORE, II_SAVE, II_SD, II_SDC1, II_SD[LR]
 600 //
 601 // The following instructions are never valid on P5600.
 602 //   addq.ph, repl.ph, repl.qb, subq.ph, subu_s.qb
 603 //
 604 // Guesswork
 605 // =========
 606 //
 607 // This section is largely temporary guesswork.
 608
 609 // ceil.[lw].[ds], floor.[lw].[ds]
 610 // Reason behind guess: trunc.[lw].ds and the various cvt's are in FPUL
 611 def : InstRW<[P5600WriteFPUL], (instregex "^CEIL_(L|W)_(S|D32|D64)$")>;
 612 def : InstRW<[P5600WriteFPUL], (instregex "^FLOOR_(L|W)_(S|D32|D64)$")>;
 613 def : InstRW<[P5600WriteFPUL], (instregex "^ROUND_(L|W)_(S|D32|D64)$")>;
 614
 615 // rotrv
 616 // Reason behind guess: rotr is in the same category and the two register forms
 617 //                      generally follow the immediate forms in this category
 618 def : InstRW<[P5600WriteEitherALU], (instrs ROTRV)>;
 619
 620 // Atomic instructions
 621
 622 // FIXME: Define `WriteAtomic` in the MipsSchedule.td and
 623 // attach it to the Atomic2OpsPostRA, AtomicCmpSwapPostRA, ...
 624 // classes. Then just define resources for the `WriteAtomic` in each
 625 // machine models.
 626 def P5600Atomic : ProcResource<1> { let BufferSize = 1; }
 627 def P5600WriteAtomic : SchedWriteRes<[P5600Atomic]> { let Latency = 2; }
 628
 629 def : InstRW<[P5600WriteAtomic],
 630     (instregex "^ATOMIC_SWAP_I(8|16|32|64)_POSTRA$")>;
 631 def : InstRW<[P5600WriteAtomic],
 632     (instregex "^ATOMIC_CMP_SWAP_I(8|16|32|64)_POSTRA$")>;
 633 def : InstRW<[P5600WriteAtomic],
 634     (instregex "^ATOMIC_LOAD_(ADD|SUB|AND|OR|XOR|NAND)_I(8|16|32|64)_POSTRA$")>;
 635 }