test/CodeGen/Thumb2/mve-shifts.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -O3 -mtriple=thumbv8.1m.main-arm-none-eabi -mattr=+mve %s -o - | FileCheck %s
   3
   4 define arm_aapcs_vfpcc <16 x i8> @shl_qq_int8_t(<16 x i8> %src1, <16 x i8> %src2) {
   5 ; CHECK-LABEL: shl_qq_int8_t:
   6 ; CHECK:       @ %bb.0: @ %entry
   7 ; CHECK-NEXT:    vshl.u8 q0, q0, q1
   8 ; CHECK-NEXT:    bx lr
   9 entry:
  10   %0 = shl <16 x i8> %src1, %src2
  11   ret <16 x i8> %0
  12 }
  13
  14 define arm_aapcs_vfpcc <8 x i16> @shl_qq_int16_t(<8 x i16> %src1, <8 x i16> %src2) {
  15 ; CHECK-LABEL: shl_qq_int16_t:
  16 ; CHECK:       @ %bb.0: @ %entry
  17 ; CHECK-NEXT:    vshl.u16 q0, q0, q1
  18 ; CHECK-NEXT:    bx lr
  19 entry:
  20   %0 = shl <8 x i16> %src1, %src2
  21   ret <8 x i16> %0
  22 }
  23
  24 define arm_aapcs_vfpcc <4 x i32> @shl_qq_int32_t(<4 x i32> %src1, <4 x i32> %src2) {
  25 ; CHECK-LABEL: shl_qq_int32_t:
  26 ; CHECK:       @ %bb.0: @ %entry
  27 ; CHECK-NEXT:    vshl.u32 q0, q0, q1
  28 ; CHECK-NEXT:    bx lr
  29 entry:
  30   %0 = shl <4 x i32> %src1, %src2
  31   ret <4 x i32> %0
  32 }
  33
  34 define arm_aapcs_vfpcc <2 x i64> @shl_qq_int64_t(<2 x i64> %src1, <2 x i64> %src2) {
  35 ; CHECK-LABEL: shl_qq_int64_t:
  36 ; CHECK:       @ %bb.0: @ %entry
  37 ; CHECK-NEXT:    vmov r0, s4
  38 ; CHECK-NEXT:    vmov r1, s1
  39 ; CHECK-NEXT:    vmov r2, s0
  40 ; CHECK-NEXT:    lsll r2, r1, r0
  41 ; CHECK-NEXT:    vmov r0, s6
  42 ; CHECK-NEXT:    vmov.32 q2[0], r2
  43 ; CHECK-NEXT:    vmov r2, s2
  44 ; CHECK-NEXT:    vmov.32 q2[1], r1
  45 ; CHECK-NEXT:    vmov r1, s3
  46 ; CHECK-NEXT:    lsll r2, r1, r0
  47 ; CHECK-NEXT:    vmov.32 q2[2], r2
  48 ; CHECK-NEXT:    vmov.32 q2[3], r1
  49 ; CHECK-NEXT:    vmov q0, q2
  50 ; CHECK-NEXT:    bx lr
  51 entry:
  52   %0 = shl <2 x i64> %src1, %src2
  53   ret <2 x i64> %0
  54 }
  55
  56
  57 define arm_aapcs_vfpcc <16 x i8> @shru_qq_int8_t(<16 x i8> %src1, <16 x i8> %src2) {
  58 ; CHECK-LABEL: shru_qq_int8_t:
  59 ; CHECK:       @ %bb.0: @ %entry
  60 ; CHECK-NEXT:    vneg.s8 q1, q1
  61 ; CHECK-NEXT:    vshl.u8 q0, q0, q1
  62 ; CHECK-NEXT:    bx lr
  63 entry:
  64   %0 = lshr <16 x i8> %src1, %src2
  65   ret <16 x i8> %0
  66 }
  67
  68 define arm_aapcs_vfpcc <8 x i16> @shru_qq_int16_t(<8 x i16> %src1, <8 x i16> %src2) {
  69 ; CHECK-LABEL: shru_qq_int16_t:
  70 ; CHECK:       @ %bb.0: @ %entry
  71 ; CHECK-NEXT:    vneg.s16 q1, q1
  72 ; CHECK-NEXT:    vshl.u16 q0, q0, q1
  73 ; CHECK-NEXT:    bx lr
  74 entry:
  75   %0 = lshr <8 x i16> %src1, %src2
  76   ret <8 x i16> %0
  77 }
  78
  79 define arm_aapcs_vfpcc <4 x i32> @shru_qq_int32_t(<4 x i32> %src1, <4 x i32> %src2) {
  80 ; CHECK-LABEL: shru_qq_int32_t:
  81 ; CHECK:       @ %bb.0: @ %entry
  82 ; CHECK-NEXT:    vneg.s32 q1, q1
  83 ; CHECK-NEXT:    vshl.u32 q0, q0, q1
  84 ; CHECK-NEXT:    bx lr
  85 entry:
  86   %0 = lshr <4 x i32> %src1, %src2
  87   ret <4 x i32> %0
  88 }
  89
  90 define arm_aapcs_vfpcc <2 x i64> @shru_qq_int64_t(<2 x i64> %src1, <2 x i64> %src2) {
  91 ; CHECK-LABEL: shru_qq_int64_t:
  92 ; CHECK:       @ %bb.0: @ %entry
  93 ; CHECK-NEXT:    vmov r2, s4
  94 ; CHECK-NEXT:    vmov r1, s1
  95 ; CHECK-NEXT:    vmov r0, s0
  96 ; CHECK-NEXT:    rsbs r2, r2, #0
  97 ; CHECK-NEXT:    lsll r0, r1, r2
  98 ; CHECK-NEXT:    vmov r2, s6
  99 ; CHECK-NEXT:    vmov.32 q2[0], r0
 100 ; CHECK-NEXT:    vmov r0, s2
 101 ; CHECK-NEXT:    vmov.32 q2[1], r1
 102 ; CHECK-NEXT:    vmov r1, s3
 103 ; CHECK-NEXT:    rsbs r2, r2, #0
 104 ; CHECK-NEXT:    lsll r0, r1, r2
 105 ; CHECK-NEXT:    vmov.32 q2[2], r0
 106 ; CHECK-NEXT:    vmov.32 q2[3], r1
 107 ; CHECK-NEXT:    vmov q0, q2
 108 ; CHECK-NEXT:    bx lr
 109 entry:
 110   %0 = lshr <2 x i64> %src1, %src2
 111   ret <2 x i64> %0
 112 }
 113
 114
 115 define arm_aapcs_vfpcc <16 x i8> @shrs_qq_int8_t(<16 x i8> %src1, <16 x i8> %src2) {
 116 ; CHECK-LABEL: shrs_qq_int8_t:
 117 ; CHECK:       @ %bb.0: @ %entry
 118 ; CHECK-NEXT:    vneg.s8 q1, q1
 119 ; CHECK-NEXT:    vshl.s8 q0, q0, q1
 120 ; CHECK-NEXT:    bx lr
 121 entry:
 122   %0 = ashr <16 x i8> %src1, %src2
 123   ret <16 x i8> %0
 124 }
 125
 126 define arm_aapcs_vfpcc <8 x i16> @shrs_qq_int16_t(<8 x i16> %src1, <8 x i16> %src2) {
 127 ; CHECK-LABEL: shrs_qq_int16_t:
 128 ; CHECK:       @ %bb.0: @ %entry
 129 ; CHECK-NEXT:    vneg.s16 q1, q1
 130 ; CHECK-NEXT:    vshl.s16 q0, q0, q1
 131 ; CHECK-NEXT:    bx lr
 132 entry:
 133   %0 = ashr <8 x i16> %src1, %src2
 134   ret <8 x i16> %0
 135 }
 136
 137 define arm_aapcs_vfpcc <4 x i32> @shrs_qq_int32_t(<4 x i32> %src1, <4 x i32> %src2) {
 138 ; CHECK-LABEL: shrs_qq_int32_t:
 139 ; CHECK:       @ %bb.0: @ %entry
 140 ; CHECK-NEXT:    vneg.s32 q1, q1
 141 ; CHECK-NEXT:    vshl.s32 q0, q0, q1
 142 ; CHECK-NEXT:    bx lr
 143 entry:
 144   %0 = ashr <4 x i32> %src1, %src2
 145   ret <4 x i32> %0
 146 }
 147
 148 define arm_aapcs_vfpcc <2 x i64> @shrs_qq_int64_t(<2 x i64> %src1, <2 x i64> %src2) {
 149 ; CHECK-LABEL: shrs_qq_int64_t:
 150 ; CHECK:       @ %bb.0: @ %entry
 151 ; CHECK-NEXT:    vmov r0, s4
 152 ; CHECK-NEXT:    vmov r1, s1
 153 ; CHECK-NEXT:    vmov r2, s0
 154 ; CHECK-NEXT:    asrl r2, r1, r0
 155 ; CHECK-NEXT:    vmov r0, s6
 156 ; CHECK-NEXT:    vmov.32 q2[0], r2
 157 ; CHECK-NEXT:    vmov r2, s2
 158 ; CHECK-NEXT:    vmov.32 q2[1], r1
 159 ; CHECK-NEXT:    vmov r1, s3
 160 ; CHECK-NEXT:    asrl r2, r1, r0
 161 ; CHECK-NEXT:    vmov.32 q2[2], r2
 162 ; CHECK-NEXT:    vmov.32 q2[3], r1
 163 ; CHECK-NEXT:    vmov q0, q2
 164 ; CHECK-NEXT:    bx lr
 165 entry:
 166   %0 = ashr <2 x i64> %src1, %src2
 167   ret <2 x i64> %0
 168 }
 169
 170
 171 define arm_aapcs_vfpcc <16 x i8> @shl_qi_int8_t(<16 x i8> %src1) {
 172 ; CHECK-LABEL: shl_qi_int8_t:
 173 ; CHECK:       @ %bb.0: @ %entry
 174 ; CHECK-NEXT:    vshl.i8 q0, q0, #4
 175 ; CHECK-NEXT:    bx lr
 176 entry:
 177   %0 = shl <16 x i8> %src1, <i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4>
 178   ret <16 x i8> %0
 179 }
 180
 181 define arm_aapcs_vfpcc <8 x i16> @shl_qi_int16_t(<8 x i16> %src1) {
 182 ; CHECK-LABEL: shl_qi_int16_t:
 183 ; CHECK:       @ %bb.0: @ %entry
 184 ; CHECK-NEXT:    vshl.i16 q0, q0, #4
 185 ; CHECK-NEXT:    bx lr
 186 entry:
 187   %0 = shl <8 x i16> %src1, <i16 4, i16 4, i16 4, i16 4, i16 4, i16 4, i16 4, i16 4>
 188   ret <8 x i16> %0
 189 }
 190
 191 define arm_aapcs_vfpcc <4 x i32> @shl_qi_int32_t(<4 x i32> %src1) {
 192 ; CHECK-LABEL: shl_qi_int32_t:
 193 ; CHECK:       @ %bb.0: @ %entry
 194 ; CHECK-NEXT:    vshl.i32 q0, q0, #4
 195 ; CHECK-NEXT:    bx lr
 196 entry:
 197   %0 = shl <4 x i32> %src1, <i32 4, i32 4, i32 4, i32 4>
 198   ret <4 x i32> %0
 199 }
 200
 201 define arm_aapcs_vfpcc <2 x i64> @shl_qi_int64_t(<2 x i64> %src1) {
 202 ; CHECK-LABEL: shl_qi_int64_t:
 203 ; CHECK:       @ %bb.0: @ %entry
 204 ; CHECK-NEXT:    vmov r1, s1
 205 ; CHECK-NEXT:    vmov r0, s0
 206 ; CHECK-NEXT:    lsll r0, r1, #4
 207 ; CHECK-NEXT:    vmov.32 q1[0], r0
 208 ; CHECK-NEXT:    vmov r0, s2
 209 ; CHECK-NEXT:    vmov.32 q1[1], r1
 210 ; CHECK-NEXT:    vmov r1, s3
 211 ; CHECK-NEXT:    lsll r0, r1, #4
 212 ; CHECK-NEXT:    vmov.32 q1[2], r0
 213 ; CHECK-NEXT:    vmov.32 q1[3], r1
 214 ; CHECK-NEXT:    vmov q0, q1
 215 ; CHECK-NEXT:    bx lr
 216 entry:
 217   %0 = shl <2 x i64> %src1, <i64 4, i64 4>
 218   ret <2 x i64> %0
 219 }
 220
 221
 222 define arm_aapcs_vfpcc <16 x i8> @shru_qi_int8_t(<16 x i8> %src1) {
 223 ; CHECK-LABEL: shru_qi_int8_t:
 224 ; CHECK:       @ %bb.0: @ %entry
 225 ; CHECK-NEXT:    vshr.u8 q0, q0, #4
 226 ; CHECK-NEXT:    bx lr
 227 entry:
 228   %0 = lshr <16 x i8> %src1, <i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4>
 229   ret <16 x i8> %0
 230 }
 231
 232 define arm_aapcs_vfpcc <8 x i16> @shru_qi_int16_t(<8 x i16> %src1) {
 233 ; CHECK-LABEL: shru_qi_int16_t:
 234 ; CHECK:       @ %bb.0: @ %entry
 235 ; CHECK-NEXT:    vshr.u16 q0, q0, #4
 236 ; CHECK-NEXT:    bx lr
 237 entry:
 238   %0 = lshr <8 x i16> %src1, <i16 4, i16 4, i16 4, i16 4, i16 4, i16 4, i16 4, i16 4>
 239   ret <8 x i16> %0
 240 }
 241
 242 define arm_aapcs_vfpcc <4 x i32> @shru_qi_int32_t(<4 x i32> %src1) {
 243 ; CHECK-LABEL: shru_qi_int32_t:
 244 ; CHECK:       @ %bb.0: @ %entry
 245 ; CHECK-NEXT:    vshr.u32 q0, q0, #4
 246 ; CHECK-NEXT:    bx lr
 247 entry:
 248   %0 = lshr <4 x i32> %src1, <i32 4, i32 4, i32 4, i32 4>
 249   ret <4 x i32> %0
 250 }
 251
 252 define arm_aapcs_vfpcc <2 x i64> @shru_qi_int64_t(<2 x i64> %src1) {
 253 ; CHECK-LABEL: shru_qi_int64_t:
 254 ; CHECK:       @ %bb.0: @ %entry
 255 ; CHECK-NEXT:    vmov r1, s1
 256 ; CHECK-NEXT:    vmov r0, s0
 257 ; CHECK-NEXT:    lsrl r0, r1, #4
 258 ; CHECK-NEXT:    vmov.32 q1[0], r0
 259 ; CHECK-NEXT:    vmov r0, s2
 260 ; CHECK-NEXT:    vmov.32 q1[1], r1
 261 ; CHECK-NEXT:    vmov r1, s3
 262 ; CHECK-NEXT:    lsrl r0, r1, #4
 263 ; CHECK-NEXT:    vmov.32 q1[2], r0
 264 ; CHECK-NEXT:    vmov.32 q1[3], r1
 265 ; CHECK-NEXT:    vmov q0, q1
 266 ; CHECK-NEXT:    bx lr
 267 entry:
 268   %0 = lshr <2 x i64> %src1, <i64 4, i64 4>
 269   ret <2 x i64> %0
 270 }
 271
 272
 273 define arm_aapcs_vfpcc <16 x i8> @shrs_qi_int8_t(<16 x i8> %src1) {
 274 ; CHECK-LABEL: shrs_qi_int8_t:
 275 ; CHECK:       @ %bb.0: @ %entry
 276 ; CHECK-NEXT:    vshr.s8 q0, q0, #4
 277 ; CHECK-NEXT:    bx lr
 278 entry:
 279   %0 = ashr <16 x i8> %src1, <i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4, i8 4>
 280   ret <16 x i8> %0
 281 }
 282
 283 define arm_aapcs_vfpcc <8 x i16> @shrs_qi_int16_t(<8 x i16> %src1) {
 284 ; CHECK-LABEL: shrs_qi_int16_t:
 285 ; CHECK:       @ %bb.0: @ %entry
 286 ; CHECK-NEXT:    vshr.s16 q0, q0, #4
 287 ; CHECK-NEXT:    bx lr
 288 entry:
 289   %0 = ashr <8 x i16> %src1, <i16 4, i16 4, i16 4, i16 4, i16 4, i16 4, i16 4, i16 4>
 290   ret <8 x i16> %0
 291 }
 292
 293 define arm_aapcs_vfpcc <4 x i32> @shrs_qi_int32_t(<4 x i32> %src1) {
 294 ; CHECK-LABEL: shrs_qi_int32_t:
 295 ; CHECK:       @ %bb.0: @ %entry
 296 ; CHECK-NEXT:    vshr.s32 q0, q0, #4
 297 ; CHECK-NEXT:    bx lr
 298 entry:
 299   %0 = ashr <4 x i32> %src1, <i32 4, i32 4, i32 4, i32 4>
 300   ret <4 x i32> %0
 301 }
 302
 303 define arm_aapcs_vfpcc <2 x i64> @shrs_qi_int64_t(<2 x i64> %src1) {
 304 ; CHECK-LABEL: shrs_qi_int64_t:
 305 ; CHECK:       @ %bb.0: @ %entry
 306 ; CHECK-NEXT:    vmov r1, s1
 307 ; CHECK-NEXT:    vmov r0, s0
 308 ; CHECK-NEXT:    asrl r0, r1, #4
 309 ; CHECK-NEXT:    vmov.32 q1[0], r0
 310 ; CHECK-NEXT:    vmov r0, s2
 311 ; CHECK-NEXT:    vmov.32 q1[1], r1
 312 ; CHECK-NEXT:    vmov r1, s3
 313 ; CHECK-NEXT:    asrl r0, r1, #4
 314 ; CHECK-NEXT:    vmov.32 q1[2], r0
 315 ; CHECK-NEXT:    vmov.32 q1[3], r1
 316 ; CHECK-NEXT:    vmov q0, q1
 317 ; CHECK-NEXT:    bx lr
 318 entry:
 319   %0 = ashr <2 x i64> %src1, <i64 4, i64 4>
 320   ret <2 x i64> %0
 321 }
 322
 323
 324 define arm_aapcs_vfpcc <16 x i8> @shl_qr_int8_t(<16 x i8> %src1, i8 %src2) {
 325 ; CHECK-LABEL: shl_qr_int8_t:
 326 ; CHECK:       @ %bb.0: @ %entry
 327 ; CHECK-NEXT:    vshl.u8 q0, r0
 328 ; CHECK-NEXT:    bx lr
 329 entry:
 330   %i = insertelement <16 x i8> undef, i8 %src2, i32 0
 331   %s = shufflevector <16 x i8> %i, <16 x i8> undef, <16 x i32> zeroinitializer
 332   %0 = shl <16 x i8> %src1, %s
 333   ret <16 x i8> %0
 334 }
 335
 336 define arm_aapcs_vfpcc <8 x i16> @shl_qr_int16_t(<8 x i16> %src1, i16 %src2) {
 337 ; CHECK-LABEL: shl_qr_int16_t:
 338 ; CHECK:       @ %bb.0: @ %entry
 339 ; CHECK-NEXT:    vshl.u16 q0, r0
 340 ; CHECK-NEXT:    bx lr
 341 entry:
 342   %i = insertelement <8 x i16> undef, i16 %src2, i32 0
 343   %s = shufflevector <8 x i16> %i, <8 x i16> undef, <8 x i32> zeroinitializer
 344   %0 = shl <8 x i16> %src1, %s
 345   ret <8 x i16> %0
 346 }
 347
 348 define arm_aapcs_vfpcc <4 x i32> @shl_qr_int32_t(<4 x i32> %src1, i32 %src2) {
 349 ; CHECK-LABEL: shl_qr_int32_t:
 350 ; CHECK:       @ %bb.0: @ %entry
 351 ; CHECK-NEXT:    vshl.u32 q0, r0
 352 ; CHECK-NEXT:    bx lr
 353 entry:
 354   %i = insertelement <4 x i32> undef, i32 %src2, i32 0
 355   %s = shufflevector <4 x i32> %i, <4 x i32> undef, <4 x i32> zeroinitializer
 356   %0 = shl <4 x i32> %src1, %s
 357   ret <4 x i32> %0
 358 }
 359
 360 define arm_aapcs_vfpcc <2 x i64> @shl_qr_int64_t(<2 x i64> %src1, i64 %src2) {
 361 ; CHECK-LABEL: shl_qr_int64_t:
 362 ; CHECK:       @ %bb.0: @ %entry
 363 ; CHECK-NEXT:    vmov r1, s1
 364 ; CHECK-NEXT:    vmov r2, s0
 365 ; CHECK-NEXT:    lsll r2, r1, r0
 366 ; CHECK-NEXT:    vmov.32 q1[0], r2
 367 ; CHECK-NEXT:    vmov r2, s2
 368 ; CHECK-NEXT:    vmov.32 q1[1], r1
 369 ; CHECK-NEXT:    vmov r1, s3
 370 ; CHECK-NEXT:    lsll r2, r1, r0
 371 ; CHECK-NEXT:    vmov.32 q1[2], r2
 372 ; CHECK-NEXT:    vmov.32 q1[3], r1
 373 ; CHECK-NEXT:    vmov q0, q1
 374 ; CHECK-NEXT:    bx lr
 375 entry:
 376   %i = insertelement <2 x i64> undef, i64 %src2, i32 0
 377   %s = shufflevector <2 x i64> %i, <2 x i64> undef, <2 x i32> zeroinitializer
 378   %0 = shl <2 x i64> %src1, %s
 379   ret <2 x i64> %0
 380 }
 381
 382
 383 define arm_aapcs_vfpcc <16 x i8> @shru_qr_int8_t(<16 x i8> %src1, i8 %src2) {
 384 ; CHECK-LABEL: shru_qr_int8_t:
 385 ; CHECK:       @ %bb.0: @ %entry
 386 ; CHECK-NEXT:    vdup.8 q1, r0
 387 ; CHECK-NEXT:    vneg.s8 q1, q1
 388 ; CHECK-NEXT:    vshl.u8 q0, q0, q1
 389 ; CHECK-NEXT:    bx lr
 390 entry:
 391   %i = insertelement <16 x i8> undef, i8 %src2, i32 0
 392   %s = shufflevector <16 x i8> %i, <16 x i8> undef, <16 x i32> zeroinitializer
 393   %0 = lshr <16 x i8> %src1, %s
 394   ret <16 x i8> %0
 395 }
 396
 397 define arm_aapcs_vfpcc <8 x i16> @shru_qr_int16_t(<8 x i16> %src1, i16 %src2) {
 398 ; CHECK-LABEL: shru_qr_int16_t:
 399 ; CHECK:       @ %bb.0: @ %entry
 400 ; CHECK-NEXT:    vdup.16 q1, r0
 401 ; CHECK-NEXT:    vneg.s16 q1, q1
 402 ; CHECK-NEXT:    vshl.u16 q0, q0, q1
 403 ; CHECK-NEXT:    bx lr
 404 entry:
 405   %i = insertelement <8 x i16> undef, i16 %src2, i32 0
 406   %s = shufflevector <8 x i16> %i, <8 x i16> undef, <8 x i32> zeroinitializer
 407   %0 = lshr <8 x i16> %src1, %s
 408   ret <8 x i16> %0
 409 }
 410
 411 define arm_aapcs_vfpcc <4 x i32> @shru_qr_int32_t(<4 x i32> %src1, i32 %src2) {
 412 ; CHECK-LABEL: shru_qr_int32_t:
 413 ; CHECK:       @ %bb.0: @ %entry
 414 ; CHECK-NEXT:    vdup.32 q1, r0
 415 ; CHECK-NEXT:    vneg.s32 q1, q1
 416 ; CHECK-NEXT:    vshl.u32 q0, q0, q1
 417 ; CHECK-NEXT:    bx lr
 418 entry:
 419   %i = insertelement <4 x i32> undef, i32 %src2, i32 0
 420   %s = shufflevector <4 x i32> %i, <4 x i32> undef, <4 x i32> zeroinitializer
 421   %0 = lshr <4 x i32> %src1, %s
 422   ret <4 x i32> %0
 423 }
 424
 425 define arm_aapcs_vfpcc <2 x i64> @shru_qr_int64_t(<2 x i64> %src1, i64 %src2) {
 426 ; CHECK-LABEL: shru_qr_int64_t:
 427 ; CHECK:       @ %bb.0: @ %entry
 428 ; CHECK-NEXT:    rsbs r0, r0, #0
 429 ; CHECK-NEXT:    vmov r1, s1
 430 ; CHECK-NEXT:    vmov r2, s0
 431 ; CHECK-NEXT:    lsll r2, r1, r0
 432 ; CHECK-NEXT:    vmov.32 q1[0], r2
 433 ; CHECK-NEXT:    vmov r2, s2
 434 ; CHECK-NEXT:    vmov.32 q1[1], r1
 435 ; CHECK-NEXT:    vmov r1, s3
 436 ; CHECK-NEXT:    lsll r2, r1, r0
 437 ; CHECK-NEXT:    vmov.32 q1[2], r2
 438 ; CHECK-NEXT:    vmov.32 q1[3], r1
 439 ; CHECK-NEXT:    vmov q0, q1
 440 ; CHECK-NEXT:    bx lr
 441 entry:
 442   %i = insertelement <2 x i64> undef, i64 %src2, i32 0
 443   %s = shufflevector <2 x i64> %i, <2 x i64> undef, <2 x i32> zeroinitializer
 444   %0 = lshr <2 x i64> %src1, %s
 445   ret <2 x i64> %0
 446 }
 447
 448
 449 define arm_aapcs_vfpcc <16 x i8> @shrs_qr_int8_t(<16 x i8> %src1, i8 %src2) {
 450 ; CHECK-LABEL: shrs_qr_int8_t:
 451 ; CHECK:       @ %bb.0: @ %entry
 452 ; CHECK-NEXT:    vdup.8 q1, r0
 453 ; CHECK-NEXT:    vneg.s8 q1, q1
 454 ; CHECK-NEXT:    vshl.s8 q0, q0, q1
 455 ; CHECK-NEXT:    bx lr
 456 entry:
 457   %i = insertelement <16 x i8> undef, i8 %src2, i32 0
 458   %s = shufflevector <16 x i8> %i, <16 x i8> undef, <16 x i32> zeroinitializer
 459   %0 = ashr <16 x i8> %src1, %s
 460   ret <16 x i8> %0
 461 }
 462
 463 define arm_aapcs_vfpcc <8 x i16> @shrs_qr_int16_t(<8 x i16> %src1, i16 %src2) {
 464 ; CHECK-LABEL: shrs_qr_int16_t:
 465 ; CHECK:       @ %bb.0: @ %entry
 466 ; CHECK-NEXT:    vdup.16 q1, r0
 467 ; CHECK-NEXT:    vneg.s16 q1, q1
 468 ; CHECK-NEXT:    vshl.s16 q0, q0, q1
 469 ; CHECK-NEXT:    bx lr
 470 entry:
 471   %i = insertelement <8 x i16> undef, i16 %src2, i32 0
 472   %s = shufflevector <8 x i16> %i, <8 x i16> undef, <8 x i32> zeroinitializer
 473   %0 = ashr <8 x i16> %src1, %s
 474   ret <8 x i16> %0
 475 }
 476
 477 define arm_aapcs_vfpcc <4 x i32> @shrs_qr_int32_t(<4 x i32> %src1, i32 %src2) {
 478 ; CHECK-LABEL: shrs_qr_int32_t:
 479 ; CHECK:       @ %bb.0: @ %entry
 480 ; CHECK-NEXT:    vdup.32 q1, r0
 481 ; CHECK-NEXT:    vneg.s32 q1, q1
 482 ; CHECK-NEXT:    vshl.s32 q0, q0, q1
 483 ; CHECK-NEXT:    bx lr
 484 entry:
 485   %i = insertelement <4 x i32> undef, i32 %src2, i32 0
 486   %s = shufflevector <4 x i32> %i, <4 x i32> undef, <4 x i32> zeroinitializer
 487   %0 = ashr <4 x i32> %src1, %s
 488   ret <4 x i32> %0
 489 }
 490
 491 define arm_aapcs_vfpcc <2 x i64> @shrs_qr_int64_t(<2 x i64> %src1, i64 %src2) {
 492 ; CHECK-LABEL: shrs_qr_int64_t:
 493 ; CHECK:       @ %bb.0: @ %entry
 494 ; CHECK-NEXT:    vmov r1, s1
 495 ; CHECK-NEXT:    vmov r2, s0
 496 ; CHECK-NEXT:    asrl r2, r1, r0
 497 ; CHECK-NEXT:    vmov.32 q1[0], r2
 498 ; CHECK-NEXT:    vmov r2, s2
 499 ; CHECK-NEXT:    vmov.32 q1[1], r1
 500 ; CHECK-NEXT:    vmov r1, s3
 501 ; CHECK-NEXT:    asrl r2, r1, r0
 502 ; CHECK-NEXT:    vmov.32 q1[2], r2
 503 ; CHECK-NEXT:    vmov.32 q1[3], r1
 504 ; CHECK-NEXT:    vmov q0, q1
 505 ; CHECK-NEXT:    bx lr
 506 entry:
 507   %i = insertelement <2 x i64> undef, i64 %src2, i32 0
 508   %s = shufflevector <2 x i64> %i, <2 x i64> undef, <2 x i32> zeroinitializer
 509   %0 = ashr <2 x i64> %src1, %s
 510   ret <2 x i64> %0
 511 }
 512
 513 define arm_aapcs_vfpcc <16 x i8> @shl_qiv_int8_t(<16 x i8> %src1) {
 514 ; CHECK-LABEL: shl_qiv_int8_t:
 515 ; CHECK:       @ %bb.0: @ %entry
 516 ; CHECK-NEXT:    adr r0, .LCPI36_0
 517 ; CHECK-NEXT:    vldrw.u32 q1, [r0]
 518 ; CHECK-NEXT:    vshl.u8 q0, q0, q1
 519 ; CHECK-NEXT:    bx lr
 520 ; CHECK-NEXT:    .p2align 4
 521 ; CHECK-NEXT:  @ %bb.1:
 522 ; CHECK-NEXT:  .LCPI36_0:
 523 ; CHECK-NEXT:    .byte 1 @ 0x1
 524 ; CHECK-NEXT:    .byte 2 @ 0x2
 525 ; CHECK-NEXT:    .byte 3 @ 0x3
 526 ; CHECK-NEXT:    .byte 4 @ 0x4
 527 ; CHECK-NEXT:    .byte 1 @ 0x1
 528 ; CHECK-NEXT:    .byte 2 @ 0x2
 529 ; CHECK-NEXT:    .byte 3 @ 0x3
 530 ; CHECK-NEXT:    .byte 4 @ 0x4
 531 ; CHECK-NEXT:    .byte 1 @ 0x1
 532 ; CHECK-NEXT:    .byte 2 @ 0x2
 533 ; CHECK-NEXT:    .byte 3 @ 0x3
 534 ; CHECK-NEXT:    .byte 4 @ 0x4
 535 ; CHECK-NEXT:    .byte 1 @ 0x1
 536 ; CHECK-NEXT:    .byte 2 @ 0x2
 537 ; CHECK-NEXT:    .byte 3 @ 0x3
 538 ; CHECK-NEXT:    .byte 4 @ 0x4
 539 entry:
 540   %0 = shl <16 x i8> %src1, <i8 1, i8 2, i8 3, i8 4, i8 1, i8 2, i8 3, i8 4, i8 1, i8 2, i8 3, i8 4, i8 1, i8 2, i8 3, i8 4>
 541   ret <16 x i8> %0
 542 }
 543
 544 define arm_aapcs_vfpcc <8 x i16> @shl_qiv_int16_t(<8 x i16> %src1) {
 545 ; CHECK-LABEL: shl_qiv_int16_t:
 546 ; CHECK:       @ %bb.0: @ %entry
 547 ; CHECK-NEXT:    adr r0, .LCPI37_0
 548 ; CHECK-NEXT:    vldrw.u32 q1, [r0]
 549 ; CHECK-NEXT:    vshl.u16 q0, q0, q1
 550 ; CHECK-NEXT:    bx lr
 551 ; CHECK-NEXT:    .p2align 4
 552 ; CHECK-NEXT:  @ %bb.1:
 553 ; CHECK-NEXT:  .LCPI37_0:
 554 ; CHECK-NEXT:    .short 1 @ 0x1
 555 ; CHECK-NEXT:    .short 2 @ 0x2
 556 ; CHECK-NEXT:    .short 3 @ 0x3
 557 ; CHECK-NEXT:    .short 4 @ 0x4
 558 ; CHECK-NEXT:    .short 1 @ 0x1
 559 ; CHECK-NEXT:    .short 2 @ 0x2
 560 ; CHECK-NEXT:    .short 3 @ 0x3
 561 ; CHECK-NEXT:    .short 4 @ 0x4
 562 entry:
 563   %0 = shl <8 x i16> %src1, <i16 1, i16 2, i16 3, i16 4, i16 1, i16 2, i16 3, i16 4>
 564   ret <8 x i16> %0
 565 }
 566
 567 define arm_aapcs_vfpcc <4 x i32> @shl_qiv_int32_t(<4 x i32> %src1) {
 568 ; CHECK-LABEL: shl_qiv_int32_t:
 569 ; CHECK:       @ %bb.0: @ %entry
 570 ; CHECK-NEXT:    adr r0, .LCPI38_0
 571 ; CHECK-NEXT:    vldrw.u32 q1, [r0]
 572 ; CHECK-NEXT:    vshl.u32 q0, q0, q1
 573 ; CHECK-NEXT:    bx lr
 574 ; CHECK-NEXT:    .p2align 4
 575 ; CHECK-NEXT:  @ %bb.1:
 576 ; CHECK-NEXT:  .LCPI38_0:
 577 ; CHECK-NEXT:    .long 1 @ 0x1
 578 ; CHECK-NEXT:    .long 2 @ 0x2
 579 ; CHECK-NEXT:    .long 3 @ 0x3
 580 ; CHECK-NEXT:    .long 4 @ 0x4
 581 entry:
 582   %0 = shl <4 x i32> %src1, <i32 1, i32 2, i32 3, i32 4>
 583   ret <4 x i32> %0
 584 }