test/CodeGen/X86/GlobalISel/select-add-v512.mir

   1 # NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py
   2 # RUN: llc -mtriple=x86_64-linux-gnu -run-pass=instruction-select -verify-machineinstrs %s -o - | FileCheck %s --check-prefix=ALL
   3
   4 --- |
   5   define <64 x i8> @test_add_v64i8(<64 x i8> %arg1, <64 x i8> %arg2) #0 {
   6     %ret = add <64 x i8> %arg1, %arg2
   7     ret <64 x i8> %ret
   8   }
   9
  10   define <32 x i16> @test_add_v32i16(<32 x i16> %arg1, <32 x i16> %arg2) #0 {
  11     %ret = add <32 x i16> %arg1, %arg2
  12     ret <32 x i16> %ret
  13   }
  14
  15   define <16 x i32> @test_add_v16i32(<16 x i32> %arg1, <16 x i32> %arg2) #1 {
  16     %ret = add <16 x i32> %arg1, %arg2
  17     ret <16 x i32> %ret
  18   }
  19
  20   define <8 x i64> @test_add_v8i64(<8 x i64> %arg1, <8 x i64> %arg2) #1 {
  21     %ret = add <8 x i64> %arg1, %arg2
  22     ret <8 x i64> %ret
  23   }
  24
  25   attributes #0 = { "target-features"="+avx512f,+avx512bw" }
  26   attributes #1 = { "target-features"="+avx512f" }
  27 ...
  28 ---
  29 name:            test_add_v64i8
  30 alignment:       4
  31 legalized:       true
  32 regBankSelected: true
  33 registers:
  34   - { id: 0, class: vecr }
  35   - { id: 1, class: vecr }
  36   - { id: 2, class: vecr }
  37 body:             |
  38   bb.1 (%ir-block.0):
  39     liveins: $zmm0, $zmm1
  40
  41     ; ALL-LABEL: name: test_add_v64i8
  42     ; ALL: [[COPY:%[0-9]+]]:vr512 = COPY $zmm0
  43     ; ALL: [[COPY1:%[0-9]+]]:vr512 = COPY $zmm1
  44     ; ALL: [[VPADDBZrr:%[0-9]+]]:vr512 = VPADDBZrr [[COPY]], [[COPY1]]
  45     ; ALL: $zmm0 = COPY [[VPADDBZrr]]
  46     ; ALL: RET 0, implicit $zmm0
  47     %0(<64 x s8>) = COPY $zmm0
  48     %1(<64 x s8>) = COPY $zmm1
  49     %2(<64 x s8>) = G_ADD %0, %1
  50     $zmm0 = COPY %2(<64 x s8>)
  51     RET 0, implicit $zmm0
  52
  53 ...
  54 ---
  55 name:            test_add_v32i16
  56 alignment:       4
  57 legalized:       true
  58 regBankSelected: true
  59 registers:
  60   - { id: 0, class: vecr }
  61   - { id: 1, class: vecr }
  62   - { id: 2, class: vecr }
  63 body:             |
  64   bb.1 (%ir-block.0):
  65     liveins: $zmm0, $zmm1
  66
  67     ; ALL-LABEL: name: test_add_v32i16
  68     ; ALL: [[COPY:%[0-9]+]]:vr512 = COPY $zmm0
  69     ; ALL: [[COPY1:%[0-9]+]]:vr512 = COPY $zmm1
  70     ; ALL: [[VPADDWZrr:%[0-9]+]]:vr512 = VPADDWZrr [[COPY]], [[COPY1]]
  71     ; ALL: $zmm0 = COPY [[VPADDWZrr]]
  72     ; ALL: RET 0, implicit $zmm0
  73     %0(<32 x s16>) = COPY $zmm0
  74     %1(<32 x s16>) = COPY $zmm1
  75     %2(<32 x s16>) = G_ADD %0, %1
  76     $zmm0 = COPY %2(<32 x s16>)
  77     RET 0, implicit $zmm0
  78
  79 ...
  80 ---
  81 name:            test_add_v16i32
  82 alignment:       4
  83 legalized:       true
  84 regBankSelected: true
  85 registers:
  86   - { id: 0, class: vecr }
  87   - { id: 1, class: vecr }
  88   - { id: 2, class: vecr }
  89 body:             |
  90   bb.1 (%ir-block.0):
  91     liveins: $zmm0, $zmm1
  92
  93     ; ALL-LABEL: name: test_add_v16i32
  94     ; ALL: [[COPY:%[0-9]+]]:vr512 = COPY $zmm0
  95     ; ALL: [[COPY1:%[0-9]+]]:vr512 = COPY $zmm1
  96     ; ALL: [[VPADDDZrr:%[0-9]+]]:vr512 = VPADDDZrr [[COPY]], [[COPY1]]
  97     ; ALL: $zmm0 = COPY [[VPADDDZrr]]
  98     ; ALL: RET 0, implicit $zmm0
  99     %0(<16 x s32>) = COPY $zmm0
 100     %1(<16 x s32>) = COPY $zmm1
 101     %2(<16 x s32>) = G_ADD %0, %1
 102     $zmm0 = COPY %2(<16 x s32>)
 103     RET 0, implicit $zmm0
 104
 105 ...
 106 ---
 107 name:            test_add_v8i64
 108 alignment:       4
 109 legalized:       true
 110 regBankSelected: true
 111 registers:
 112   - { id: 0, class: vecr }
 113   - { id: 1, class: vecr }
 114   - { id: 2, class: vecr }
 115 body:             |
 116   bb.1 (%ir-block.0):
 117     liveins: $zmm0, $zmm1
 118
 119     ; ALL-LABEL: name: test_add_v8i64
 120     ; ALL: [[COPY:%[0-9]+]]:vr512 = COPY $zmm0
 121     ; ALL: [[COPY1:%[0-9]+]]:vr512 = COPY $zmm1
 122     ; ALL: [[VPADDQZrr:%[0-9]+]]:vr512 = VPADDQZrr [[COPY]], [[COPY1]]
 123     ; ALL: $zmm0 = COPY [[VPADDQZrr]]
 124     ; ALL: RET 0, implicit $zmm0
 125     %0(<8 x s64>) = COPY $zmm0
 126     %1(<8 x s64>) = COPY $zmm1
 127     %2(<8 x s64>) = G_ADD %0, %1
 128     $zmm0 = COPY %2(<8 x s64>)
 129     RET 0, implicit $zmm0
 130
 131 ...