test/CodeGen/X86/vector-shuffle-combining-sse41.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc < %s -mtriple=x86_64-unknown -mattr=+sse4.1 | FileCheck %s --check-prefixes=CHECK,SSE,SSE41
   3 ; RUN: llc < %s -mtriple=x86_64-unknown -mattr=+avx | FileCheck %s --check-prefixes=CHECK,AVX,AVX1
   4 ; RUN: llc < %s -mtriple=x86_64-unknown -mattr=+avx2 | FileCheck %s --check-prefixes=CHECK,AVX,AVX2
   5 ; RUN: llc < %s -mtriple=x86_64-unknown -mattr=+avx512f | FileCheck %s --check-prefixes=CHECK,AVX,AVX512F
   6
   7 ; Combine tests involving SSE41 target shuffles (BLEND,INSERTPS,MOVZX)
   8
   9 declare <16 x i8> @llvm.x86.ssse3.pshuf.b.128(<16 x i8>, <16 x i8>)
  10
  11 define <16 x i8> @combine_vpshufb_as_movzx(<16 x i8> %a0) {
  12 ; SSE-LABEL: combine_vpshufb_as_movzx:
  13 ; SSE:       # %bb.0:
  14 ; SSE-NEXT:    pmovzxdq {{.*#+}} xmm0 = xmm0[0],zero,xmm0[1],zero
  15 ; SSE-NEXT:    retq
  16 ;
  17 ; AVX-LABEL: combine_vpshufb_as_movzx:
  18 ; AVX:       # %bb.0:
  19 ; AVX-NEXT:    vpmovzxdq {{.*#+}} xmm0 = xmm0[0],zero,xmm0[1],zero
  20 ; AVX-NEXT:    retq
  21   %res0 = call <16 x i8> @llvm.x86.ssse3.pshuf.b.128(<16 x i8> %a0, <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 -1, i8 -1, i8 -1, i8 -1, i8 undef, i8 undef, i8 undef, i8 undef, i8 -1, i8 -1, i8 -1, i8 -1>)
  22   ret <16 x i8> %res0
  23 }