test/CodeGen/AMDGPU/cse-phi-incoming-val.ll

   1 ; RUN: llc < %s -mtriple=amdgcn--amdpal -mcpu=gfx900 -verify-machineinstrs | FileCheck %s
   2
   3 ; Check that the redundant immediate MOV instruction
   4 ; (by-product of handling phi nodes) is not found
   5 ; in the generated code.
   6
   7 ; CHECK-LABEL: {{^}}mov_opt:
   8 ; CHECK: v_mov_b32_e32 {{v[0-9]+}}, 1.0
   9 ; CHECK: %bb.1:
  10 ; CHECK-NOT: v_mov_b32_e32 {{v[0-9]+}}, 1.0
  11 ; CHECK: BB0_2:
  12
  13 define amdgpu_ps void @mov_opt(i32 %arg, i32 inreg %arg1, i32 inreg %arg2) local_unnamed_addr #0 {
  14 bb:
  15   %tmp = icmp eq i32 %arg1, 0
  16   br i1 %tmp, label %bb3, label %bb10
  17
  18 bb3:                                              ; preds = %bb
  19   %tmp4 = icmp eq i32 %arg2, 0
  20   br i1 %tmp4, label %bb5, label %bb10
  21
  22 bb5:                                              ; preds = %bb3
  23   %tmp6 = getelementptr <{ [4294967295 x i32] }>, <{ [4294967295 x i32] }> addrspace(6)* null, i32 0, i32 0, i32 %arg
  24   %tmp7 = load i32, i32 addrspace(6)* %tmp6
  25   %tmp8 = icmp eq i32 %tmp7, 1
  26   br i1 %tmp8, label %bb10, label %bb9
  27
  28 bb9:                                              ; preds = %bb5
  29   br label %bb10
  30
  31 bb10:                                             ; preds = %bb9, %bb5, %bb3, %bb
  32   %tmp11 = phi float [ 1.000000e+00, %bb3 ], [ 0.000000e+00, %bb9 ], [ 1.000000e+00, %bb ], [ undef, %bb5 ]
  33   call void @llvm.amdgcn.exp.f32(i32 immarg 40, i32 immarg 15, float %tmp11, float undef, float undef, float undef, i1 immarg false, i1 immarg false) #0
  34   ret void
  35 }
  36
  37 ; Function Attrs: inaccessiblememonly nounwind
  38 declare void @llvm.amdgcn.exp.f32(i32 immarg, i32 immarg, float, float, float, float, i1 immarg, i1 immarg) #1
  39
  40 attributes #0 = { nounwind }
  41 attributes #1 = { inaccessiblememonly nounwind }