test/CodeGen/AMDGPU/llvm.sin.f16.ll

   1 ; RUN: llc -amdgpu-scalarize-global-loads=false -march=amdgcn -mcpu=tahiti -verify-machineinstrs < %s | FileCheck -enable-var-scope -check-prefixes=GCN,SIVI,SI %s
   2 ; RUN: llc -amdgpu-scalarize-global-loads=false -march=amdgcn -mcpu=fiji -mattr=-flat-for-global -verify-machineinstrs < %s | FileCheck -enable-var-scope -check-prefixes=GCN,SIVI,VI,VIGFX9 %s
   3 ; RUN: llc -amdgpu-scalarize-global-loads=false -march=amdgcn -mcpu=gfx900 -mattr=-flat-for-global -verify-machineinstrs < %s | FileCheck -enable-var-scope -check-prefixes=GCN,GFX9,VIGFX9 %s
   4
   5 declare half @llvm.sin.f16(half %a)
   6 declare <2 x half> @llvm.sin.v2f16(<2 x half> %a)
   7
   8 ; GCN-LABEL: {{^}}sin_f16:
   9 ; GCN: buffer_load_ushort v[[A_F16:[0-9]+]]
  10 ; GCN: v_cvt_f32_f16_e32 v[[A_F32:[0-9]+]], v[[A_F16]]
  11 ; GCN: v_mul_f32_e32 v[[M_F32:[0-9]+]], {{0.15915494|0x3e22f983}}, v[[A_F32]]
  12 ; SIVI: v_fract_f32_e32 v[[F_F32:[0-9]+]], v[[M_F32]]
  13 ; SIVI: v_sin_f32_e32 v[[R_F32:[0-9]+]], v[[F_F32]]
  14 ; GFX9-NOT: v_fract_f32_e32
  15 ; GFX9: v_sin_f32_e32 v[[R_F32:[0-9]+]], v[[M_F32]]
  16 ; GCN: v_cvt_f16_f32_e32 v[[R_F16:[0-9]+]], v[[R_F32]]
  17 ; GCN: buffer_store_short v[[R_F16]]
  18 ; GCN: s_endpgm
  19 define amdgpu_kernel void @sin_f16(
  20     half addrspace(1)* %r,
  21     half addrspace(1)* %a) {
  22 entry:
  23   %a.val = load half, half addrspace(1)* %a
  24   %r.val = call half @llvm.sin.f16(half %a.val)
  25   store half %r.val, half addrspace(1)* %r
  26   ret void
  27 }
  28
  29 ; GCN-LABEL: {{^}}sin_v2f16:
  30 ; GCN: buffer_load_dword v[[A_V2_F16:[0-9]+]]
  31 ; SI:  s_mov_b32 [[HALF_PI:s[0-9]+]], 0x3e22f983{{$}}
  32
  33 ; SI: v_cvt_f32_f16_e32 v[[A_F32_0:[0-9]+]], v[[A_V2_F16]]
  34 ; SI: v_lshrrev_b32_e32 v[[A_F16_1:[0-9]+]], 16, v[[A_V2_F16]]
  35 ; SI: v_cvt_f32_f16_e32 v[[A_F32_1:[0-9]+]], v[[A_F16_1]]
  36 ; SI: v_mul_f32_e32 v[[M_F32_0:[0-9]+]], [[HALF_PI]], v[[A_F32_0]]
  37 ; SI: v_fract_f32_e32 v[[F_F32_0:[0-9]+]], v[[M_F32_0]]
  38 ; SI: v_mul_f32_e32 v[[M_F32_1:[0-9]+]], [[HALF_PI]], v[[A_F32_1]]
  39 ; SI: v_fract_f32_e32 v[[F_F32_1:[0-9]+]], v[[M_F32_1]]
  40 ; SI: v_sin_f32_e32 v[[R_F32_1:[0-9]+]], v[[F_F32_1]]
  41 ; SI: v_sin_f32_e32 v[[R_F32_0:[0-9]+]], v[[F_F32_0]]
  42 ; SI: v_cvt_f16_f32_e32 v[[R_F16_1:[0-9]+]], v[[R_F32_1]]
  43
  44 ; VIGFX9-DAG: v_cvt_f32_f16_e32 v[[A_F32_0:[0-9]+]], v[[A_V2_F16]]
  45 ; VIGFX9-DAG: v_cvt_f32_f16_sdwa v[[A_F32_1:[0-9]+]], v[[A_V2_F16]] dst_sel:DWORD dst_unused:UNUSED_PAD src0_sel:WORD_1
  46 ; VIGFX9-DAG: v_mul_f32_e32 v[[M_F32_0:[0-9]+]], 0.15915494, v[[A_F32_0]]
  47 ; VIGFX9-DAG: v_mul_f32_e32 v[[M_F32_1:[0-9]+]], 0.15915494, v[[A_F32_1]]
  48 ; VI-DAG: v_fract_f32_e32 v[[F_F32_0:[0-9]+]], v[[M_F32_0]]
  49 ; VI-DAG: v_fract_f32_e32 v[[F_F32_1:[0-9]+]], v[[M_F32_1]]
  50 ; VI-DAG: v_sin_f32_e32 v[[R_F32_1:[0-9]+]], v[[F_F32_1]]
  51 ; VI-DAG: v_sin_f32_e32 v[[R_F32_0:[0-9]+]], v[[F_F32_0]]
  52 ; GFX9-DAG: v_sin_f32_e32 v[[R_F32_1:[0-9]+]], v[[M_F32_1]]
  53 ; GFX9-DAG: v_sin_f32_e32 v[[R_F32_0:[0-9]+]], v[[M_F32_0]]
  54
  55 ; GCN-DAG: v_cvt_f16_f32_e32 v[[R_F16_0:[0-9]+]], v[[R_F32_0]]
  56
  57 ; SI: v_lshlrev_b32_e32 v[[R_F16_HI:[0-9]+]], 16, v[[R_F16_1]]
  58 ; SI: v_or_b32_e32 v[[R_V2_F16:[0-9]+]], v[[R_F16_0]], v[[R_F16_HI]]
  59
  60 ; VI-DAG: v_cvt_f16_f32_sdwa v[[R_F16_1:[0-9]+]], v[[R_F32_1]] dst_sel:WORD_1 dst_unused:UNUSED_PAD src0_sel:DWORD
  61 ; VI:     v_or_b32_e32 v[[R_V2_F16:[0-9]+]], v[[R_F16_0]], v[[R_F16_1]]
  62
  63 ; GFX9-DAG: v_cvt_f16_f32_e32 v[[R_F16_1:[0-9]+]], v[[R_F32_1]]
  64 ; GFX9-DAG: v_and_b32_e32 v[[R2_F16_0:[0-9]+]], 0xffff, v[[R_F16_0]]
  65 ; GFX9-DAG: v_lshl_or_b32 v[[R_V2_F16:[0-9]+]], v[[R_F16_1]], 16, v[[R2_F16_0]]
  66
  67 ; GCN: buffer_store_dword v[[R_V2_F16]]
  68 ; GCN: s_endpgm
  69 define amdgpu_kernel void @sin_v2f16(
  70     <2 x half> addrspace(1)* %r,
  71     <2 x half> addrspace(1)* %a) {
  72 entry:
  73   %a.val = load <2 x half>, <2 x half> addrspace(1)* %a
  74   %r.val = call <2 x half> @llvm.sin.v2f16(<2 x half> %a.val)
  75   store <2 x half> %r.val, <2 x half> addrspace(1)* %r
  76   ret void
  77 }