test/CodeGen/X86/combine-and.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mtriple=x86_64-unknown-unknown -mattr=+sse4.1 < %s | FileCheck %s
   3
   4 define i32 @and_self(i32 %x) {
   5 ; CHECK-LABEL: and_self:
   6 ; CHECK:       # BB#0:
   7 ; CHECK-NEXT:    movl %edi, %eax
   8 ; CHECK-NEXT:    retq
   9   %and = and i32 %x, %x
  10   ret i32 %and
  11 }
  12
  13 define <4 x i32> @and_self_vec(<4 x i32> %x) {
  14 ; CHECK-LABEL: and_self_vec:
  15 ; CHECK:       # BB#0:
  16 ; CHECK-NEXT:    retq
  17   %and = and <4 x i32> %x, %x
  18   ret <4 x i32> %and
  19 }
  20
  21 ;
  22 ; Verify that the DAGCombiner is able to fold a vector AND into a blend
  23 ; if one of the operands to the AND is a vector of all constants, and each
  24 ; constant element is either zero or all-ones.
  25 ;
  26
  27 define <4 x i32> @test1(<4 x i32> %A) {
  28 ; CHECK-LABEL: test1:
  29 ; CHECK:       # BB#0:
  30 ; CHECK-NEXT:    pxor %xmm1, %xmm1
  31 ; CHECK-NEXT:    pblendw {{.*#+}} xmm0 = xmm0[0,1],xmm1[2,3,4,5,6,7]
  32 ; CHECK-NEXT:    retq
  33   %1 = and <4 x i32> %A, <i32 -1, i32 0, i32 0, i32 0>
  34   ret <4 x i32> %1
  35 }
  36
  37 define <4 x i32> @test2(<4 x i32> %A) {
  38 ; CHECK-LABEL: test2:
  39 ; CHECK:       # BB#0:
  40 ; CHECK-NEXT:    pxor %xmm1, %xmm1
  41 ; CHECK-NEXT:    pblendw {{.*#+}} xmm0 = xmm1[0,1],xmm0[2,3],xmm1[4,5,6,7]
  42 ; CHECK-NEXT:    retq
  43   %1 = and <4 x i32> %A, <i32 0, i32 -1, i32 0, i32 0>
  44   ret <4 x i32> %1
  45 }
  46
  47 define <4 x i32> @test3(<4 x i32> %A) {
  48 ; CHECK-LABEL: test3:
  49 ; CHECK:       # BB#0:
  50 ; CHECK-NEXT:    pxor %xmm1, %xmm1
  51 ; CHECK-NEXT:    pblendw {{.*#+}} xmm0 = xmm1[0,1,2,3],xmm0[4,5],xmm1[6,7]
  52 ; CHECK-NEXT:    retq
  53   %1 = and <4 x i32> %A, <i32 0, i32 0, i32 -1, i32 0>
  54   ret <4 x i32> %1
  55 }
  56
  57 define <4 x i32> @test4(<4 x i32> %A) {
  58 ; CHECK-LABEL: test4:
  59 ; CHECK:       # BB#0:
  60 ; CHECK-NEXT:    pxor %xmm1, %xmm1
  61 ; CHECK-NEXT:    pblendw {{.*#+}} xmm0 = xmm1[0,1,2,3,4,5],xmm0[6,7]
  62 ; CHECK-NEXT:    retq
  63   %1 = and <4 x i32> %A, <i32 0, i32 0, i32 0, i32 -1>
  64   ret <4 x i32> %1
  65 }
  66
  67 define <4 x i32> @test5(<4 x i32> %A) {
  68 ; CHECK-LABEL: test5:
  69 ; CHECK:       # BB#0:
  70 ; CHECK-NEXT:    pxor %xmm1, %xmm1
  71 ; CHECK-NEXT:    pblendw {{.*#+}} xmm0 = xmm0[0,1],xmm1[2,3],xmm0[4,5],xmm1[6,7]
  72 ; CHECK-NEXT:    retq
  73   %1 = and <4 x i32> %A, <i32 -1, i32 0, i32 -1, i32 0>
  74   ret <4 x i32> %1
  75 }
  76
  77 define <4 x i32> @test6(<4 x i32> %A) {
  78 ; CHECK-LABEL: test6:
  79 ; CHECK:       # BB#0:
  80 ; CHECK-NEXT:    pxor %xmm1, %xmm1
  81 ; CHECK-NEXT:    pblendw {{.*#+}} xmm0 = xmm1[0,1],xmm0[2,3],xmm1[4,5],xmm0[6,7]
  82 ; CHECK-NEXT:    retq
  83   %1 = and <4 x i32> %A, <i32 0, i32 -1, i32 0, i32 -1>
  84   ret <4 x i32> %1
  85 }
  86
  87 define <4 x i32> @test7(<4 x i32> %A) {
  88 ; CHECK-LABEL: test7:
  89 ; CHECK:       # BB#0:
  90 ; CHECK-NEXT:    pxor %xmm1, %xmm1
  91 ; CHECK-NEXT:    pblendw {{.*#+}} xmm0 = xmm1[0,1,2,3],xmm0[4,5,6,7]
  92 ; CHECK-NEXT:    retq
  93   %1 = and <4 x i32> %A, <i32 0, i32 0, i32 -1, i32 -1>
  94   ret <4 x i32> %1
  95 }
  96
  97 define <4 x i32> @test8(<4 x i32> %A) {
  98 ; CHECK-LABEL: test8:
  99 ; CHECK:       # BB#0:
 100 ; CHECK-NEXT:    pxor %xmm1, %xmm1
 101 ; CHECK-NEXT:    pblendw {{.*#+}} xmm0 = xmm0[0,1],xmm1[2,3,4,5],xmm0[6,7]
 102 ; CHECK-NEXT:    retq
 103   %1 = and <4 x i32> %A, <i32 -1, i32 0, i32 0, i32 -1>
 104   ret <4 x i32> %1
 105 }
 106
 107 define <4 x i32> @test9(<4 x i32> %A) {
 108 ; CHECK-LABEL: test9:
 109 ; CHECK:       # BB#0:
 110 ; CHECK-NEXT:    movq {{.*#+}} xmm0 = xmm0[0],zero
 111 ; CHECK-NEXT:    retq
 112   %1 = and <4 x i32> %A, <i32 -1, i32 -1, i32 0, i32 0>
 113   ret <4 x i32> %1
 114 }
 115
 116 define <4 x i32> @test10(<4 x i32> %A) {
 117 ; CHECK-LABEL: test10:
 118 ; CHECK:       # BB#0:
 119 ; CHECK-NEXT:    pxor %xmm1, %xmm1
 120 ; CHECK-NEXT:    pblendw {{.*#+}} xmm0 = xmm1[0,1],xmm0[2,3,4,5],xmm1[6,7]
 121 ; CHECK-NEXT:    retq
 122   %1 = and <4 x i32> %A, <i32 0, i32 -1, i32 -1, i32 0>
 123   ret <4 x i32> %1
 124 }
 125
 126 define <4 x i32> @test11(<4 x i32> %A) {
 127 ; CHECK-LABEL: test11:
 128 ; CHECK:       # BB#0:
 129 ; CHECK-NEXT:    pxor %xmm1, %xmm1
 130 ; CHECK-NEXT:    pblendw {{.*#+}} xmm0 = xmm1[0,1],xmm0[2,3,4,5,6,7]
 131 ; CHECK-NEXT:    retq
 132   %1 = and <4 x i32> %A, <i32 0, i32 -1, i32 -1, i32 -1>
 133   ret <4 x i32> %1
 134 }
 135
 136 define <4 x i32> @test12(<4 x i32> %A) {
 137 ; CHECK-LABEL: test12:
 138 ; CHECK:       # BB#0:
 139 ; CHECK-NEXT:    pxor %xmm1, %xmm1
 140 ; CHECK-NEXT:    pblendw {{.*#+}} xmm0 = xmm0[0,1,2,3,4,5],xmm1[6,7]
 141 ; CHECK-NEXT:    retq
 142   %1 = and <4 x i32> %A, <i32 -1, i32 -1, i32 -1, i32 0>
 143   ret <4 x i32> %1
 144 }
 145
 146 define <4 x i32> @test13(<4 x i32> %A) {
 147 ; CHECK-LABEL: test13:
 148 ; CHECK:       # BB#0:
 149 ; CHECK-NEXT:    pxor %xmm1, %xmm1
 150 ; CHECK-NEXT:    pblendw {{.*#+}} xmm0 = xmm0[0,1,2,3],xmm1[4,5],xmm0[6,7]
 151 ; CHECK-NEXT:    retq
 152   %1 = and <4 x i32> %A, <i32 -1, i32 -1, i32 0, i32 -1>
 153   ret <4 x i32> %1
 154 }
 155
 156 define <4 x i32> @test14(<4 x i32> %A) {
 157 ; CHECK-LABEL: test14:
 158 ; CHECK:       # BB#0:
 159 ; CHECK-NEXT:    pxor %xmm1, %xmm1
 160 ; CHECK-NEXT:    pblendw {{.*#+}} xmm0 = xmm0[0,1],xmm1[2,3],xmm0[4,5,6,7]
 161 ; CHECK-NEXT:    retq
 162   %1 = and <4 x i32> %A, <i32 -1, i32 0, i32 -1, i32 -1>
 163   ret <4 x i32> %1
 164 }
 165
 166 define <4 x i32> @test15(<4 x i32> %A, <4 x i32> %B) {
 167 ; CHECK-LABEL: test15:
 168 ; CHECK:       # BB#0:
 169 ; CHECK-NEXT:    pblendw {{.*#+}} xmm0 = xmm0[0,1],xmm1[2,3],xmm0[4,5,6,7]
 170 ; CHECK-NEXT:    retq
 171   %1 = and <4 x i32> %A, <i32 -1, i32 0, i32 -1, i32 -1>
 172   %2 = and <4 x i32> %B, <i32 0, i32 -1, i32 0, i32 0>
 173   %3 = or <4 x i32> %1, %2
 174   ret <4 x i32> %3
 175 }
 176
 177 define <4 x i32> @test16(<4 x i32> %A, <4 x i32> %B) {
 178 ; CHECK-LABEL: test16:
 179 ; CHECK:       # BB#0:
 180 ; CHECK-NEXT:    pblendw {{.*#+}} xmm0 = xmm0[0,1],xmm1[2,3],xmm0[4,5],xmm1[6,7]
 181 ; CHECK-NEXT:    retq
 182   %1 = and <4 x i32> %A, <i32 -1, i32 0, i32 -1, i32 0>
 183   %2 = and <4 x i32> %B, <i32 0, i32 -1, i32 0, i32 -1>
 184   %3 = or <4 x i32> %1, %2
 185   ret <4 x i32> %3
 186 }
 187
 188 define <4 x i32> @test17(<4 x i32> %A, <4 x i32> %B) {
 189 ; CHECK-LABEL: test17:
 190 ; CHECK:       # BB#0:
 191 ; CHECK-NEXT:    pblendw {{.*#+}} xmm0 = xmm1[0,1],xmm0[2,3],xmm1[4,5],xmm0[6,7]
 192 ; CHECK-NEXT:    retq
 193   %1 = and <4 x i32> %A, <i32 0, i32 -1, i32 0, i32 -1>
 194   %2 = and <4 x i32> %B, <i32 -1, i32 0, i32 -1, i32 0>
 195   %3 = or <4 x i32> %1, %2
 196   ret <4 x i32> %3
 197 }
 198
 199 ;
 200 ; fold (and (or x, C), D) -> D if (C & D) == D
 201 ;
 202
 203 define <2 x i64> @and_or_v2i64(<2 x i64> %a0) {
 204 ; CHECK-LABEL: and_or_v2i64:
 205 ; CHECK:       # BB#0:
 206 ; CHECK-NEXT:    movaps {{.*#+}} xmm0 = [8,8]
 207 ; CHECK-NEXT:    retq
 208   %1 = or <2 x i64> %a0, <i64 255, i64 255>
 209   %2 = and <2 x i64> %1, <i64 8, i64 8>
 210   ret <2 x i64> %2
 211 }
 212
 213 define <4 x i32> @and_or_v4i32(<4 x i32> %a0) {
 214 ; CHECK-LABEL: and_or_v4i32:
 215 ; CHECK:       # BB#0:
 216 ; CHECK-NEXT:    movaps {{.*#+}} xmm0 = [3,3,3,3]
 217 ; CHECK-NEXT:    retq
 218   %1 = or <4 x i32> %a0, <i32 15, i32 15, i32 15, i32 15>
 219   %2 = and <4 x i32> %1, <i32 3, i32 3, i32 3, i32 3>
 220   ret <4 x i32> %2
 221 }
 222
 223 ;
 224 ; known bits folding
 225 ;
 226
 227 define <2 x i64> @and_or_zext_v2i32(<2 x i32> %a0) {
 228 ; CHECK-LABEL: and_or_zext_v2i32:
 229 ; CHECK:       # BB#0:
 230 ; CHECK-NEXT:    xorps %xmm0, %xmm0
 231 ; CHECK-NEXT:    retq
 232   %1 = zext <2 x i32> %a0 to <2 x i64>
 233   %2 = or <2 x i64> %1, <i64 1, i64 1>
 234   %3 = and <2 x i64> %2, <i64 4294967296, i64 4294967296>
 235   ret <2 x i64> %3
 236 }
 237
 238 define <4 x i32> @and_or_zext_v4i16(<4 x i16> %a0) {
 239 ; CHECK-LABEL: and_or_zext_v4i16:
 240 ; CHECK:       # BB#0:
 241 ; CHECK-NEXT:    xorps %xmm0, %xmm0
 242 ; CHECK-NEXT:    retq
 243   %1 = zext <4 x i16> %a0 to <4 x i32>
 244   %2 = or <4 x i32> %1, <i32 1, i32 1, i32 1, i32 1>
 245   %3 = and <4 x i32> %2, <i32 65536, i32 65536, i32 65536, i32 65536>
 246   ret <4 x i32> %3
 247 }
 248
 249 ;
 250 ; known sign bits folding
 251 ;
 252
 253 define <8 x i16> @ashr_mask1_v8i16(<8 x i16> %a0) {
 254 ; CHECK-LABEL: ashr_mask1_v8i16:
 255 ; CHECK:       # BB#0:
 256 ; CHECK-NEXT:    psrlw $15, %xmm0
 257 ; CHECK-NEXT:    retq
 258   %1 = ashr <8 x i16> %a0, <i16 15, i16 15, i16 15, i16 15, i16 15, i16 15, i16 15, i16 15>
 259   %2 = and <8 x i16> %1, <i16 1, i16 1, i16 1, i16 1, i16 1, i16 1, i16 1, i16 1>
 260   ret <8 x i16> %2
 261 }
 262
 263 define <4 x i32> @ashr_mask7_v4i32(<4 x i32> %a0) {
 264 ; CHECK-LABEL: ashr_mask7_v4i32:
 265 ; CHECK:       # BB#0:
 266 ; CHECK-NEXT:    psrad $31, %xmm0
 267 ; CHECK-NEXT:    psrld $29, %xmm0
 268 ; CHECK-NEXT:    retq
 269   %1 = ashr <4 x i32> %a0, <i32 31, i32 31, i32 31, i32 31>
 270   %2 = and <4 x i32> %1, <i32 7, i32 7, i32 7, i32 7>
 271   ret <4 x i32> %2
 272 }
 273
 274 ;
 275 ; SimplifyDemandedBits
 276 ;
 277
 278 ; PR34620 - redundant PAND after vector shift of a byte vector (PSRLW)
 279 define <16 x i8> @PR34620(<16 x i8> %a0, <16 x i8> %a1) {
 280 ; CHECK-LABEL: PR34620:
 281 ; CHECK:       # BB#0:
 282 ; CHECK-NEXT:    psrlw $1, %xmm0
 283 ; CHECK-NEXT:    pand {{.*}}(%rip), %xmm0
 284 ; CHECK-NEXT:    pand {{.*}}(%rip), %xmm0
 285 ; CHECK-NEXT:    paddb %xmm1, %xmm0
 286 ; CHECK-NEXT:    retq
 287   %1 = lshr <16 x i8> %a0, <i8 1, i8 1, i8 1, i8 1, i8 1, i8 1, i8 1, i8 1, i8 1, i8 1, i8 1, i8 1, i8 1, i8 1, i8 1, i8 1>
 288   %2 = and <16 x i8> %1, <i8 1, i8 1, i8 1, i8 1, i8 1, i8 1, i8 1, i8 1, i8 1, i8 1, i8 1, i8 1, i8 1, i8 1, i8 1, i8 1>
 289   %3 = add <16 x i8> %2, %a1
 290   ret <16 x i8> %3
 291 }