llvm/test/CodeGen/AArch64/sve2p1-intrinsics-int-reduce.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mtriple=aarch64--linux-gnu -mattr=+sve2p1 < %s | FileCheck %s
   3 ; RUN: llc -mtriple=aarch64--linux-gnu -mattr=+sme2p1 < %s | FileCheck %s
   4
   5 ;
   6 ; ORQV
   7 ;
   8
   9 define <16 x i8> @orqv_i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a) {
  10 ; CHECK-LABEL: orqv_i8:
  11 ; CHECK:       // %bb.0:
  12 ; CHECK-NEXT:    orqv v0.16b, p0, z0.b
  13 ; CHECK-NEXT:    ret
  14   %res = call <16 x i8> @llvm.aarch64.sve.orqv.v16i8.nxv16i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a);
  15   ret <16 x i8> %res
  16 }
  17
  18 define <8 x i16> @orqv_i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a) {
  19 ; CHECK-LABEL: orqv_i16:
  20 ; CHECK:       // %bb.0:
  21 ; CHECK-NEXT:    orqv v0.8h, p0, z0.h
  22 ; CHECK-NEXT:    ret
  23   %res = call <8 x i16> @llvm.aarch64.sve.orqv.v8i16.nxv8i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a);
  24   ret <8 x i16> %res
  25 }
  26
  27 define <4 x i32> @orqv_i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a) {
  28 ; CHECK-LABEL: orqv_i32:
  29 ; CHECK:       // %bb.0:
  30 ; CHECK-NEXT:    orqv v0.4s, p0, z0.s
  31 ; CHECK-NEXT:    ret
  32   %res = call <4 x i32> @llvm.aarch64.sve.orqv.v4i32.nxv4i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a);
  33   ret <4 x i32> %res
  34 }
  35
  36 define <2 x i64> @orqv_i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a) {
  37 ; CHECK-LABEL: orqv_i64:
  38 ; CHECK:       // %bb.0:
  39 ; CHECK-NEXT:    orqv v0.2d, p0, z0.d
  40 ; CHECK-NEXT:    ret
  41   %res = call <2 x i64> @llvm.aarch64.sve.orqv.v2i64.nxv2i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a);
  42   ret <2 x i64> %res
  43 }
  44
  45 ;
  46 ; EORQV
  47 ;
  48
  49 define <16 x i8> @eorqv_i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a) {
  50 ; CHECK-LABEL: eorqv_i8:
  51 ; CHECK:       // %bb.0:
  52 ; CHECK-NEXT:    eorqv v0.16b, p0, z0.b
  53 ; CHECK-NEXT:    ret
  54   %res = call <16 x i8> @llvm.aarch64.sve.eorqv.v16i8.nxv16i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a);
  55   ret <16 x i8> %res
  56 }
  57
  58 define <8 x i16> @eorqv_i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a) {
  59 ; CHECK-LABEL: eorqv_i16:
  60 ; CHECK:       // %bb.0:
  61 ; CHECK-NEXT:    eorqv v0.8h, p0, z0.h
  62 ; CHECK-NEXT:    ret
  63   %res = call <8 x i16> @llvm.aarch64.sve.eorqv.v8i16.nxv8i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a);
  64   ret <8 x i16> %res
  65 }
  66
  67 define <4 x i32> @eorqv_i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a) {
  68 ; CHECK-LABEL: eorqv_i32:
  69 ; CHECK:       // %bb.0:
  70 ; CHECK-NEXT:    eorqv v0.4s, p0, z0.s
  71 ; CHECK-NEXT:    ret
  72   %res = call <4 x i32> @llvm.aarch64.sve.eorqv.v4i32.nxv4i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a);
  73   ret <4 x i32> %res
  74 }
  75
  76 define <2 x i64> @eorqv_i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a) {
  77 ; CHECK-LABEL: eorqv_i64:
  78 ; CHECK:       // %bb.0:
  79 ; CHECK-NEXT:    eorqv v0.2d, p0, z0.d
  80 ; CHECK-NEXT:    ret
  81   %res = call <2 x i64> @llvm.aarch64.sve.eorqv.v2i64.nxv2i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a);
  82   ret <2 x i64> %res
  83 }
  84
  85 ;
  86 ; ANDQV
  87 ;
  88
  89 define <16 x i8> @andqv_i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a) {
  90 ; CHECK-LABEL: andqv_i8:
  91 ; CHECK:       // %bb.0:
  92 ; CHECK-NEXT:    andqv v0.16b, p0, z0.b
  93 ; CHECK-NEXT:    ret
  94   %res = call <16 x i8> @llvm.aarch64.sve.andqv.v16i8.nxv16i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a);
  95   ret <16 x i8> %res
  96 }
  97
  98 define <8 x i16> @andqv_i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a) {
  99 ; CHECK-LABEL: andqv_i16:
 100 ; CHECK:       // %bb.0:
 101 ; CHECK-NEXT:    andqv v0.8h, p0, z0.h
 102 ; CHECK-NEXT:    ret
 103   %res = call <8 x i16> @llvm.aarch64.sve.andqv.v8i16.nxv8i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a);
 104   ret <8 x i16> %res
 105 }
 106
 107 define <4 x i32> @andqv_i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a) {
 108 ; CHECK-LABEL: andqv_i32:
 109 ; CHECK:       // %bb.0:
 110 ; CHECK-NEXT:    andqv v0.4s, p0, z0.s
 111 ; CHECK-NEXT:    ret
 112   %res = call <4 x i32> @llvm.aarch64.sve.andqv.v4i32.nxv4i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a);
 113   ret <4 x i32> %res
 114 }
 115
 116 define <2 x i64> @andqv_i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a) {
 117 ; CHECK-LABEL: andqv_i64:
 118 ; CHECK:       // %bb.0:
 119 ; CHECK-NEXT:    andqv v0.2d, p0, z0.d
 120 ; CHECK-NEXT:    ret
 121   %res = call <2 x i64> @llvm.aarch64.sve.andqv.v2i64.nxv2i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a);
 122   ret <2 x i64> %res
 123 }
 124
 125 ;
 126 ; ADDQV
 127 ;
 128
 129 define <16 x i8> @addqv_i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a) {
 130 ; CHECK-LABEL: addqv_i8:
 131 ; CHECK:       // %bb.0:
 132 ; CHECK-NEXT:    addqv v0.16b, p0, z0.b
 133 ; CHECK-NEXT:    ret
 134   %res = call <16 x i8> @llvm.aarch64.sve.addqv.v16i8.nxv16i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a);
 135   ret <16 x i8> %res
 136 }
 137
 138 define <8 x i16> @addqv_i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a) {
 139 ; CHECK-LABEL: addqv_i16:
 140 ; CHECK:       // %bb.0:
 141 ; CHECK-NEXT:    addqv v0.8h, p0, z0.h
 142 ; CHECK-NEXT:    ret
 143   %res = call <8 x i16> @llvm.aarch64.sve.addqv.v8i16.nxv8i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a);
 144   ret <8 x i16> %res
 145 }
 146
 147 define <4 x i32> @addqv_i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a) {
 148 ; CHECK-LABEL: addqv_i32:
 149 ; CHECK:       // %bb.0:
 150 ; CHECK-NEXT:    addqv v0.4s, p0, z0.s
 151 ; CHECK-NEXT:    ret
 152   %res = call <4 x i32> @llvm.aarch64.sve.addqv.v4i32.nxv4i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a);
 153   ret <4 x i32> %res
 154 }
 155
 156 define <2 x i64> @addqv_i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a) {
 157 ; CHECK-LABEL: addqv_i64:
 158 ; CHECK:       // %bb.0:
 159 ; CHECK-NEXT:    addqv v0.2d, p0, z0.d
 160 ; CHECK-NEXT:    ret
 161   %res = call <2 x i64> @llvm.aarch64.sve.addqv.v2i64.nxv2i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a);
 162   ret <2 x i64> %res
 163 }
 164
 165 ;
 166 ; SMAXQV
 167 ;
 168
 169 define <16 x i8> @smaxqv_i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a) {
 170 ; CHECK-LABEL: smaxqv_i8:
 171 ; CHECK:       // %bb.0:
 172 ; CHECK-NEXT:    smaxqv v0.16b, p0, z0.b
 173 ; CHECK-NEXT:    ret
 174   %res = call <16 x i8> @llvm.aarch64.sve.smaxqv.v16i8.nxv16i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a);
 175   ret <16 x i8> %res
 176 }
 177
 178 define <8 x i16> @smaxqv_i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a) {
 179 ; CHECK-LABEL: smaxqv_i16:
 180 ; CHECK:       // %bb.0:
 181 ; CHECK-NEXT:    smaxqv v0.8h, p0, z0.h
 182 ; CHECK-NEXT:    ret
 183   %res = call <8 x i16> @llvm.aarch64.sve.smaxqv.v8i16.nxv8i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a);
 184   ret <8 x i16> %res
 185 }
 186
 187 define <4 x i32> @smaxqv_i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a) {
 188 ; CHECK-LABEL: smaxqv_i32:
 189 ; CHECK:       // %bb.0:
 190 ; CHECK-NEXT:    smaxqv v0.4s, p0, z0.s
 191 ; CHECK-NEXT:    ret
 192   %res = call <4 x i32> @llvm.aarch64.sve.smaxqv.v4i32.nxv4i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a);
 193   ret <4 x i32> %res
 194 }
 195
 196 define <2 x i64> @smaxqv_i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a) {
 197 ; CHECK-LABEL: smaxqv_i64:
 198 ; CHECK:       // %bb.0:
 199 ; CHECK-NEXT:    smaxqv v0.2d, p0, z0.d
 200 ; CHECK-NEXT:    ret
 201   %res = call <2 x i64> @llvm.aarch64.sve.smaxqv.v2i64.nxv2i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a);
 202   ret <2 x i64> %res
 203 }
 204
 205 ;
 206 ; UMAXQV
 207 ;
 208
 209 define <16 x i8> @umaxqv_i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a) {
 210 ; CHECK-LABEL: umaxqv_i8:
 211 ; CHECK:       // %bb.0:
 212 ; CHECK-NEXT:    umaxqv v0.16b, p0, z0.b
 213 ; CHECK-NEXT:    ret
 214   %res = call <16 x i8> @llvm.aarch64.sve.umaxqv.v16i8.nxv16i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a);
 215   ret <16 x i8> %res
 216 }
 217
 218 define <8 x i16> @umaxqv_i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a) {
 219 ; CHECK-LABEL: umaxqv_i16:
 220 ; CHECK:       // %bb.0:
 221 ; CHECK-NEXT:    umaxqv v0.8h, p0, z0.h
 222 ; CHECK-NEXT:    ret
 223   %res = call <8 x i16> @llvm.aarch64.sve.umaxqv.v8i16.nxv8i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a);
 224   ret <8 x i16> %res
 225 }
 226
 227 define <4 x i32> @umaxqv_i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a) {
 228 ; CHECK-LABEL: umaxqv_i32:
 229 ; CHECK:       // %bb.0:
 230 ; CHECK-NEXT:    umaxqv v0.4s, p0, z0.s
 231 ; CHECK-NEXT:    ret
 232   %res = call <4 x i32> @llvm.aarch64.sve.umaxqv.v4i32.nxv4i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a);
 233   ret <4 x i32> %res
 234 }
 235
 236 define <2 x i64> @umaxqv_i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a) {
 237 ; CHECK-LABEL: umaxqv_i64:
 238 ; CHECK:       // %bb.0:
 239 ; CHECK-NEXT:    umaxqv v0.2d, p0, z0.d
 240 ; CHECK-NEXT:    ret
 241   %res = call <2 x i64> @llvm.aarch64.sve.umaxqv.v2i64.nxv2i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a);
 242   ret <2 x i64> %res
 243 }
 244
 245 ;
 246 ; SMINQV
 247 ;
 248
 249 define <16 x i8> @sminqv_i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a) {
 250 ; CHECK-LABEL: sminqv_i8:
 251 ; CHECK:       // %bb.0:
 252 ; CHECK-NEXT:    sminqv v0.16b, p0, z0.b
 253 ; CHECK-NEXT:    ret
 254   %res = call <16 x i8> @llvm.aarch64.sve.sminqv.v16i8.nxv16i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a);
 255   ret <16 x i8> %res
 256 }
 257
 258 define <8 x i16> @sminqv_i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a) {
 259 ; CHECK-LABEL: sminqv_i16:
 260 ; CHECK:       // %bb.0:
 261 ; CHECK-NEXT:    sminqv v0.8h, p0, z0.h
 262 ; CHECK-NEXT:    ret
 263   %res = call <8 x i16> @llvm.aarch64.sve.sminqv.v8i16.nxv8i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a);
 264   ret <8 x i16> %res
 265 }
 266
 267 define <4 x i32> @sminqv_i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a) {
 268 ; CHECK-LABEL: sminqv_i32:
 269 ; CHECK:       // %bb.0:
 270 ; CHECK-NEXT:    sminqv v0.4s, p0, z0.s
 271 ; CHECK-NEXT:    ret
 272   %res = call <4 x i32> @llvm.aarch64.sve.sminqv.v4i32.nxv4i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a);
 273   ret <4 x i32> %res
 274 }
 275
 276 define <2 x i64> @sminqv_i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a) {
 277 ; CHECK-LABEL: sminqv_i64:
 278 ; CHECK:       // %bb.0:
 279 ; CHECK-NEXT:    sminqv v0.2d, p0, z0.d
 280 ; CHECK-NEXT:    ret
 281   %res = call <2 x i64> @llvm.aarch64.sve.sminqv.v2i64.nxv2i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a);
 282   ret <2 x i64> %res
 283 }
 284
 285 ;
 286 ; UMINQV
 287 ;
 288
 289 define <16 x i8> @uminqv_i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a) {
 290 ; CHECK-LABEL: uminqv_i8:
 291 ; CHECK:       // %bb.0:
 292 ; CHECK-NEXT:    uminqv v0.16b, p0, z0.b
 293 ; CHECK-NEXT:    ret
 294   %res = call <16 x i8> @llvm.aarch64.sve.uminqv.v16i8.nxv16i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a);
 295   ret <16 x i8> %res
 296 }
 297
 298 define <8 x i16> @uminqv_i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a) {
 299 ; CHECK-LABEL: uminqv_i16:
 300 ; CHECK:       // %bb.0:
 301 ; CHECK-NEXT:    uminqv v0.8h, p0, z0.h
 302 ; CHECK-NEXT:    ret
 303   %res = call <8 x i16> @llvm.aarch64.sve.uminqv.v8i16.nxv8i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a);
 304   ret <8 x i16> %res
 305 }
 306
 307 define <4 x i32> @uminqv_i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a) {
 308 ; CHECK-LABEL: uminqv_i32:
 309 ; CHECK:       // %bb.0:
 310 ; CHECK-NEXT:    uminqv v0.4s, p0, z0.s
 311 ; CHECK-NEXT:    ret
 312   %res = call <4 x i32> @llvm.aarch64.sve.uminqv.v4i32.nxv4i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a);
 313   ret <4 x i32> %res
 314 }
 315
 316 define <2 x i64> @uminqv_i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a) {
 317 ; CHECK-LABEL: uminqv_i64:
 318 ; CHECK:       // %bb.0:
 319 ; CHECK-NEXT:    uminqv v0.2d, p0, z0.d
 320 ; CHECK-NEXT:    ret
 321   %res = call <2 x i64> @llvm.aarch64.sve.uminqv.v2i64.nxv2i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a);
 322   ret <2 x i64> %res
 323 }
 324
 325 declare <16 x i8> @llvm.aarch64.sve.orqv.v16i8.nxv16i8(<vscale x 16 x i1>, <vscale x 16 x i8>)
 326 declare <8 x i16> @llvm.aarch64.sve.orqv.v8i16.nxv8i16(<vscale x 8 x i1>, <vscale x 8 x i16>)
 327 declare <4 x i32> @llvm.aarch64.sve.orqv.v4i32.nxv4i32(<vscale x 4 x i1>, <vscale x 4 x i32>)
 328 declare <2 x i64> @llvm.aarch64.sve.orqv.v2i64.nxv2i64(<vscale x 2 x i1>, <vscale x 2 x i64>)
 329 declare <16 x i8> @llvm.aarch64.sve.eorqv.v16i8.nxv16i8(<vscale x 16 x i1>, <vscale x 16 x i8>)
 330 declare <8 x i16> @llvm.aarch64.sve.eorqv.v8i16.nxv8i16(<vscale x 8 x i1>, <vscale x 8 x i16>)
 331 declare <4 x i32> @llvm.aarch64.sve.eorqv.v4i32.nxv4i32(<vscale x 4 x i1>, <vscale x 4 x i32>)
 332 declare <2 x i64> @llvm.aarch64.sve.eorqv.v2i64.nxv2i64(<vscale x 2 x i1>, <vscale x 2 x i64>)
 333 declare <16 x i8> @llvm.aarch64.sve.andqv.v16i8.nxv16i8(<vscale x 16 x i1>, <vscale x 16 x i8>)
 334 declare <8 x i16> @llvm.aarch64.sve.andqv.v8i16.nxv8i16(<vscale x 8 x i1>, <vscale x 8 x i16>)
 335 declare <4 x i32> @llvm.aarch64.sve.andqv.v4i32.nxv4i32(<vscale x 4 x i1>, <vscale x 4 x i32>)
 336 declare <2 x i64> @llvm.aarch64.sve.andqv.v2i64.nxv2i64(<vscale x 2 x i1>, <vscale x 2 x i64>)
 337 declare <16 x i8> @llvm.aarch64.sve.addqv.v16i8.nxv16i8(<vscale x 16 x i1>, <vscale x 16 x i8>)
 338 declare <8 x i16> @llvm.aarch64.sve.addqv.v8i16.nxv8i16(<vscale x 8 x i1>, <vscale x 8 x i16>)
 339 declare <4 x i32> @llvm.aarch64.sve.addqv.v4i32.nxv4i32(<vscale x 4 x i1>, <vscale x 4 x i32>)
 340 declare <2 x i64> @llvm.aarch64.sve.addqv.v2i64.nxv2i64(<vscale x 2 x i1>, <vscale x 2 x i64>)
 341 declare <16 x i8> @llvm.aarch64.sve.smaxqv.v16i8.nxv16i8(<vscale x 16 x i1>, <vscale x 16 x i8>)
 342 declare <8 x i16> @llvm.aarch64.sve.smaxqv.v8i16.nxv8i16(<vscale x 8 x i1>, <vscale x 8 x i16>)
 343 declare <4 x i32> @llvm.aarch64.sve.smaxqv.v4i32.nxv4i32(<vscale x 4 x i1>, <vscale x 4 x i32>)
 344 declare <2 x i64> @llvm.aarch64.sve.smaxqv.v2i64.nxv2i64(<vscale x 2 x i1>, <vscale x 2 x i64>)
 345 declare <16 x i8> @llvm.aarch64.sve.umaxqv.v16i8.nxv16i8(<vscale x 16 x i1>, <vscale x 16 x i8>)
 346 declare <8 x i16> @llvm.aarch64.sve.umaxqv.v8i16.nxv8i16(<vscale x 8 x i1>, <vscale x 8 x i16>)
 347 declare <4 x i32> @llvm.aarch64.sve.umaxqv.v4i32.nxv4i32(<vscale x 4 x i1>, <vscale x 4 x i32>)
 348 declare <2 x i64> @llvm.aarch64.sve.umaxqv.v2i64.nxv2i64(<vscale x 2 x i1>, <vscale x 2 x i64>)
 349 declare <16 x i8> @llvm.aarch64.sve.sminqv.v16i8.nxv16i8(<vscale x 16 x i1>, <vscale x 16 x i8>)
 350 declare <8 x i16> @llvm.aarch64.sve.sminqv.v8i16.nxv8i16(<vscale x 8 x i1>, <vscale x 8 x i16>)
 351 declare <4 x i32> @llvm.aarch64.sve.sminqv.v4i32.nxv4i32(<vscale x 4 x i1>, <vscale x 4 x i32>)
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