llvm/test/CodeGen/RISCV/GlobalISel/instruction-select/zext-rv64.mir

   1 # NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py UTC_ARGS: --version 2
   2 # RUN: llc -mtriple=riscv64 -run-pass=instruction-select -verify-machineinstrs %s -o - | FileCheck %s
   3 # RUN: llc -mtriple=riscv64 -run-pass=instruction-select -verify-machineinstrs -mattr='+zba' %s -o - | FileCheck %s --check-prefix=ZBA
   4 ---
   5 name:            zext_32_64
   6 legalized:       true
   7 regBankSelected: true
   8 tracksRegLiveness: true
   9 body:            |
  10   bb.0:
  11     ; CHECK-LABEL: name: zext_32_64
  12     ; CHECK: [[LUI:%[0-9]+]]:gpr = LUI 524288
  13     ; CHECK-NEXT: [[SLLI:%[0-9]+]]:gpr = SLLI [[LUI]], 32
  14     ; CHECK-NEXT: [[SRLI:%[0-9]+]]:gpr = SRLI [[SLLI]], 32
  15     ; CHECK-NEXT: $x8 = COPY [[SRLI]]
  16     ;
  17     ; ZBA-LABEL: name: zext_32_64
  18     ; ZBA: [[LUI:%[0-9]+]]:gpr = LUI 524288
  19     ; ZBA-NEXT: [[ADD_UW:%[0-9]+]]:gpr = ADD_UW [[LUI]], $x0
  20     ; ZBA-NEXT: $x8 = COPY [[ADD_UW]]
  21     %0:gprb(s32) = G_CONSTANT i32 -2147483648
  22     %1:gprb(s64) = G_ZEXT %0
  23     $x8 = COPY %1(s64)
  24 ...