llvm/test/CodeGen/RISCV/and-add-lsr.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mtriple=riscv32 -verify-machineinstrs < %s \
   3 ; RUN:   | FileCheck %s -check-prefix=RV32I
   4 ; RUN: llc -mtriple=riscv64 -verify-machineinstrs < %s \
   5 ; RUN:   | FileCheck %s -check-prefix=RV64I
   6
   7 define i32 @and_add_lsr(i32 %x, i32 %y) {
   8 ; RV32I-LABEL: and_add_lsr:
   9 ; RV32I:       # %bb.0:
  10 ; RV32I-NEXT:    addi a0, a0, -1
  11 ; RV32I-NEXT:    srli a1, a1, 20
  12 ; RV32I-NEXT:    and a0, a1, a0
  13 ; RV32I-NEXT:    ret
  14 ;
  15 ; RV64I-LABEL: and_add_lsr:
  16 ; RV64I:       # %bb.0:
  17 ; RV64I-NEXT:    addiw a0, a0, -1
  18 ; RV64I-NEXT:    srliw a1, a1, 20
  19 ; RV64I-NEXT:    and a0, a1, a0
  20 ; RV64I-NEXT:    ret
  21   %1 = add i32 %x, 4095
  22   %2 = lshr i32 %y, 20
  23   %r = and i32 %2, %1
  24   ret i32 %r
  25 }