llvm/test/CodeGen/RISCV/rv64-legal-i32/rv64zbb-zbkb.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mtriple=riscv64 -verify-machineinstrs < %s \
   3 ; RUN:   -riscv-experimental-rv64-legal-i32 | FileCheck %s -check-prefixes=CHECK,RV64I
   4 ; RUN: llc -mtriple=riscv64 -mattr=+zbb -verify-machineinstrs < %s \
   5 ; RUN:   -riscv-experimental-rv64-legal-i32 | FileCheck %s -check-prefixes=CHECK,RV64ZBB-ZBKB,RV64ZBB
   6 ; RUN: llc -mtriple=riscv64 -mattr=+zbkb -verify-machineinstrs < %s \
   7 ; RUN:   -riscv-experimental-rv64-legal-i32 | FileCheck %s -check-prefixes=CHECK,RV64ZBB-ZBKB,RV64ZBKB
   8
   9 define signext i32 @andn_i32(i32 signext %a, i32 signext %b) nounwind {
  10 ; RV64I-LABEL: andn_i32:
  11 ; RV64I:       # %bb.0:
  12 ; RV64I-NEXT:    not a1, a1
  13 ; RV64I-NEXT:    and a0, a1, a0
  14 ; RV64I-NEXT:    ret
  15 ;
  16 ; RV64ZBB-ZBKB-LABEL: andn_i32:
  17 ; RV64ZBB-ZBKB:       # %bb.0:
  18 ; RV64ZBB-ZBKB-NEXT:    andn a0, a0, a1
  19 ; RV64ZBB-ZBKB-NEXT:    ret
  20   %neg = xor i32 %b, -1
  21   %and = and i32 %neg, %a
  22   ret i32 %and
  23 }
  24
  25 define i64 @andn_i64(i64 %a, i64 %b) nounwind {
  26 ; RV64I-LABEL: andn_i64:
  27 ; RV64I:       # %bb.0:
  28 ; RV64I-NEXT:    not a1, a1
  29 ; RV64I-NEXT:    and a0, a1, a0
  30 ; RV64I-NEXT:    ret
  31 ;
  32 ; RV64ZBB-ZBKB-LABEL: andn_i64:
  33 ; RV64ZBB-ZBKB:       # %bb.0:
  34 ; RV64ZBB-ZBKB-NEXT:    andn a0, a0, a1
  35 ; RV64ZBB-ZBKB-NEXT:    ret
  36   %neg = xor i64 %b, -1
  37   %and = and i64 %neg, %a
  38   ret i64 %and
  39 }
  40
  41 define signext i32 @orn_i32(i32 signext %a, i32 signext %b) nounwind {
  42 ; RV64I-LABEL: orn_i32:
  43 ; RV64I:       # %bb.0:
  44 ; RV64I-NEXT:    not a1, a1
  45 ; RV64I-NEXT:    or a0, a1, a0
  46 ; RV64I-NEXT:    ret
  47 ;
  48 ; RV64ZBB-ZBKB-LABEL: orn_i32:
  49 ; RV64ZBB-ZBKB:       # %bb.0:
  50 ; RV64ZBB-ZBKB-NEXT:    orn a0, a0, a1
  51 ; RV64ZBB-ZBKB-NEXT:    ret
  52   %neg = xor i32 %b, -1
  53   %or = or i32 %neg, %a
  54   ret i32 %or
  55 }
  56
  57 define i64 @orn_i64(i64 %a, i64 %b) nounwind {
  58 ; RV64I-LABEL: orn_i64:
  59 ; RV64I:       # %bb.0:
  60 ; RV64I-NEXT:    not a1, a1
  61 ; RV64I-NEXT:    or a0, a1, a0
  62 ; RV64I-NEXT:    ret
  63 ;
  64 ; RV64ZBB-ZBKB-LABEL: orn_i64:
  65 ; RV64ZBB-ZBKB:       # %bb.0:
  66 ; RV64ZBB-ZBKB-NEXT:    orn a0, a0, a1
  67 ; RV64ZBB-ZBKB-NEXT:    ret
  68   %neg = xor i64 %b, -1
  69   %or = or i64 %neg, %a
  70   ret i64 %or
  71 }
  72
  73 define signext i32 @xnor_i32(i32 signext %a, i32 signext %b) nounwind {
  74 ; CHECK-LABEL: xnor_i32:
  75 ; CHECK:       # %bb.0:
  76 ; CHECK-NEXT:    xor a0, a0, a1
  77 ; CHECK-NEXT:    not a0, a0
  78 ; CHECK-NEXT:    ret
  79   %neg = xor i32 %a, -1
  80   %xor = xor i32 %neg, %b
  81   ret i32 %xor
  82 }
  83
  84 define i64 @xnor_i64(i64 %a, i64 %b) nounwind {
  85 ; RV64I-LABEL: xnor_i64:
  86 ; RV64I:       # %bb.0:
  87 ; RV64I-NEXT:    xor a0, a0, a1
  88 ; RV64I-NEXT:    not a0, a0
  89 ; RV64I-NEXT:    ret
  90 ;
  91 ; RV64ZBB-ZBKB-LABEL: xnor_i64:
  92 ; RV64ZBB-ZBKB:       # %bb.0:
  93 ; RV64ZBB-ZBKB-NEXT:    xnor a0, a0, a1
  94 ; RV64ZBB-ZBKB-NEXT:    ret
  95   %neg = xor i64 %a, -1
  96   %xor = xor i64 %neg, %b
  97   ret i64 %xor
  98 }
  99
 100 declare i32 @llvm.fshl.i32(i32, i32, i32)
 101
 102 define signext i32 @rol_i32(i32 signext %a, i32 signext %b) nounwind {
 103 ; RV64I-LABEL: rol_i32:
 104 ; RV64I:       # %bb.0:
 105 ; RV64I-NEXT:    andi a2, a1, -1
 106 ; RV64I-NEXT:    sllw a1, a0, a1
 107 ; RV64I-NEXT:    negw a2, a2
 108 ; RV64I-NEXT:    srlw a0, a0, a2
 109 ; RV64I-NEXT:    or a0, a1, a0
 110 ; RV64I-NEXT:    ret
 111 ;
 112 ; RV64ZBB-ZBKB-LABEL: rol_i32:
 113 ; RV64ZBB-ZBKB:       # %bb.0:
 114 ; RV64ZBB-ZBKB-NEXT:    rolw a0, a0, a1
 115 ; RV64ZBB-ZBKB-NEXT:    ret
 116   %1 = tail call i32 @llvm.fshl.i32(i32 %a, i32 %a, i32 %b)
 117   ret i32 %1
 118 }
 119
 120 ; Similar to rol_i32, but doesn't sign extend the result.
 121 define void @rol_i32_nosext(i32 signext %a, i32 signext %b, ptr %x) nounwind {
 122 ; RV64I-LABEL: rol_i32_nosext:
 123 ; RV64I:       # %bb.0:
 124 ; RV64I-NEXT:    andi a3, a1, -1
 125 ; RV64I-NEXT:    sllw a1, a0, a1
 126 ; RV64I-NEXT:    negw a3, a3
 127 ; RV64I-NEXT:    srlw a0, a0, a3
 128 ; RV64I-NEXT:    or a0, a1, a0
 129 ; RV64I-NEXT:    sw a0, 0(a2)
 130 ; RV64I-NEXT:    ret
 131 ;
 132 ; RV64ZBB-ZBKB-LABEL: rol_i32_nosext:
 133 ; RV64ZBB-ZBKB:       # %bb.0:
 134 ; RV64ZBB-ZBKB-NEXT:    rolw a0, a0, a1
 135 ; RV64ZBB-ZBKB-NEXT:    sw a0, 0(a2)
 136 ; RV64ZBB-ZBKB-NEXT:    ret
 137   %1 = tail call i32 @llvm.fshl.i32(i32 %a, i32 %a, i32 %b)
 138   store i32 %1, ptr %x
 139   ret void
 140 }
 141
 142 define signext i32 @rol_i32_neg_constant_rhs(i32 signext %a) nounwind {
 143 ; RV64I-LABEL: rol_i32_neg_constant_rhs:
 144 ; RV64I:       # %bb.0:
 145 ; RV64I-NEXT:    andi a1, a0, -1
 146 ; RV64I-NEXT:    li a2, -2
 147 ; RV64I-NEXT:    sllw a0, a2, a0
 148 ; RV64I-NEXT:    negw a1, a1
 149 ; RV64I-NEXT:    srlw a1, a2, a1
 150 ; RV64I-NEXT:    or a0, a0, a1
 151 ; RV64I-NEXT:    ret
 152 ;
 153 ; RV64ZBB-ZBKB-LABEL: rol_i32_neg_constant_rhs:
 154 ; RV64ZBB-ZBKB:       # %bb.0:
 155 ; RV64ZBB-ZBKB-NEXT:    li a1, -2
 156 ; RV64ZBB-ZBKB-NEXT:    rolw a0, a1, a0
 157 ; RV64ZBB-ZBKB-NEXT:    ret
 158   %1 = tail call i32 @llvm.fshl.i32(i32 -2, i32 -2, i32 %a)
 159   ret i32 %1
 160 }
 161
 162 declare i64 @llvm.fshl.i64(i64, i64, i64)
 163
 164 define i64 @rol_i64(i64 %a, i64 %b) nounwind {
 165 ; RV64I-LABEL: rol_i64:
 166 ; RV64I:       # %bb.0:
 167 ; RV64I-NEXT:    sll a2, a0, a1
 168 ; RV64I-NEXT:    negw a1, a1
 169 ; RV64I-NEXT:    srl a0, a0, a1
 170 ; RV64I-NEXT:    or a0, a2, a0
 171 ; RV64I-NEXT:    ret
 172 ;
 173 ; RV64ZBB-ZBKB-LABEL: rol_i64:
 174 ; RV64ZBB-ZBKB:       # %bb.0:
 175 ; RV64ZBB-ZBKB-NEXT:    rol a0, a0, a1
 176 ; RV64ZBB-ZBKB-NEXT:    ret
 177   %or = tail call i64 @llvm.fshl.i64(i64 %a, i64 %a, i64 %b)
 178   ret i64 %or
 179 }
 180
 181 declare i32 @llvm.fshr.i32(i32, i32, i32)
 182
 183 define signext i32 @ror_i32(i32 signext %a, i32 signext %b) nounwind {
 184 ; RV64I-LABEL: ror_i32:
 185 ; RV64I:       # %bb.0:
 186 ; RV64I-NEXT:    andi a2, a1, -1
 187 ; RV64I-NEXT:    srlw a1, a0, a1
 188 ; RV64I-NEXT:    negw a2, a2
 189 ; RV64I-NEXT:    sllw a0, a0, a2
 190 ; RV64I-NEXT:    or a0, a1, a0
 191 ; RV64I-NEXT:    ret
 192 ;
 193 ; RV64ZBB-ZBKB-LABEL: ror_i32:
 194 ; RV64ZBB-ZBKB:       # %bb.0:
 195 ; RV64ZBB-ZBKB-NEXT:    rorw a0, a0, a1
 196 ; RV64ZBB-ZBKB-NEXT:    ret
 197   %1 = tail call i32 @llvm.fshr.i32(i32 %a, i32 %a, i32 %b)
 198   ret i32 %1
 199 }
 200
 201 ; Similar to ror_i32, but doesn't sign extend the result.
 202 define void @ror_i32_nosext(i32 signext %a, i32 signext %b, ptr %x) nounwind {
 203 ; RV64I-LABEL: ror_i32_nosext:
 204 ; RV64I:       # %bb.0:
 205 ; RV64I-NEXT:    andi a3, a1, -1
 206 ; RV64I-NEXT:    srlw a1, a0, a1
 207 ; RV64I-NEXT:    negw a3, a3
 208 ; RV64I-NEXT:    sllw a0, a0, a3
 209 ; RV64I-NEXT:    or a0, a1, a0
 210 ; RV64I-NEXT:    sw a0, 0(a2)
 211 ; RV64I-NEXT:    ret
 212 ;
 213 ; RV64ZBB-ZBKB-LABEL: ror_i32_nosext:
 214 ; RV64ZBB-ZBKB:       # %bb.0:
 215 ; RV64ZBB-ZBKB-NEXT:    rorw a0, a0, a1
 216 ; RV64ZBB-ZBKB-NEXT:    sw a0, 0(a2)
 217 ; RV64ZBB-ZBKB-NEXT:    ret
 218   %1 = tail call i32 @llvm.fshr.i32(i32 %a, i32 %a, i32 %b)
 219   store i32 %1, ptr %x
 220   ret void
 221 }
 222
 223 define signext i32 @ror_i32_neg_constant_rhs(i32 signext %a) nounwind {
 224 ; RV64I-LABEL: ror_i32_neg_constant_rhs:
 225 ; RV64I:       # %bb.0:
 226 ; RV64I-NEXT:    andi a1, a0, -1
 227 ; RV64I-NEXT:    li a2, -2
 228 ; RV64I-NEXT:    srlw a0, a2, a0
 229 ; RV64I-NEXT:    negw a1, a1
 230 ; RV64I-NEXT:    sllw a1, a2, a1
 231 ; RV64I-NEXT:    or a0, a0, a1
 232 ; RV64I-NEXT:    ret
 233 ;
 234 ; RV64ZBB-ZBKB-LABEL: ror_i32_neg_constant_rhs:
 235 ; RV64ZBB-ZBKB:       # %bb.0:
 236 ; RV64ZBB-ZBKB-NEXT:    li a1, -2
 237 ; RV64ZBB-ZBKB-NEXT:    rorw a0, a1, a0
 238 ; RV64ZBB-ZBKB-NEXT:    ret
 239   %1 = tail call i32 @llvm.fshr.i32(i32 -2, i32 -2, i32 %a)
 240   ret i32 %1
 241 }
 242
 243 declare i64 @llvm.fshr.i64(i64, i64, i64)
 244
 245 define i64 @ror_i64(i64 %a, i64 %b) nounwind {
 246 ; RV64I-LABEL: ror_i64:
 247 ; RV64I:       # %bb.0:
 248 ; RV64I-NEXT:    srl a2, a0, a1
 249 ; RV64I-NEXT:    negw a1, a1
 250 ; RV64I-NEXT:    sll a0, a0, a1
 251 ; RV64I-NEXT:    or a0, a2, a0
 252 ; RV64I-NEXT:    ret
 253 ;
 254 ; RV64ZBB-ZBKB-LABEL: ror_i64:
 255 ; RV64ZBB-ZBKB:       # %bb.0:
 256 ; RV64ZBB-ZBKB-NEXT:    ror a0, a0, a1
 257 ; RV64ZBB-ZBKB-NEXT:    ret
 258   %or = tail call i64 @llvm.fshr.i64(i64 %a, i64 %a, i64 %b)
 259   ret i64 %or
 260 }
 261
 262 define signext i32 @rori_i32_fshl(i32 signext %a) nounwind {
 263 ; RV64I-LABEL: rori_i32_fshl:
 264 ; RV64I:       # %bb.0:
 265 ; RV64I-NEXT:    srliw a1, a0, 1
 266 ; RV64I-NEXT:    slliw a0, a0, 31
 267 ; RV64I-NEXT:    or a0, a0, a1
 268 ; RV64I-NEXT:    ret
 269 ;
 270 ; RV64ZBB-ZBKB-LABEL: rori_i32_fshl:
 271 ; RV64ZBB-ZBKB:       # %bb.0:
 272 ; RV64ZBB-ZBKB-NEXT:    roriw a0, a0, 1
 273 ; RV64ZBB-ZBKB-NEXT:    ret
 274   %1 = tail call i32 @llvm.fshl.i32(i32 %a, i32 %a, i32 31)
 275   ret i32 %1
 276 }
 277
 278 ; Similar to rori_i32_fshl, but doesn't sign extend the result.
 279 define void @rori_i32_fshl_nosext(i32 signext %a, ptr %x) nounwind {
 280 ; RV64I-LABEL: rori_i32_fshl_nosext:
 281 ; RV64I:       # %bb.0:
 282 ; RV64I-NEXT:    srliw a2, a0, 1
 283 ; RV64I-NEXT:    slli a0, a0, 31
 284 ; RV64I-NEXT:    or a0, a0, a2
 285 ; RV64I-NEXT:    sw a0, 0(a1)
 286 ; RV64I-NEXT:    ret
 287 ;
 288 ; RV64ZBB-ZBKB-LABEL: rori_i32_fshl_nosext:
 289 ; RV64ZBB-ZBKB:       # %bb.0:
 290 ; RV64ZBB-ZBKB-NEXT:    roriw a0, a0, 1
 291 ; RV64ZBB-ZBKB-NEXT:    sw a0, 0(a1)
 292 ; RV64ZBB-ZBKB-NEXT:    ret
 293   %1 = tail call i32 @llvm.fshl.i32(i32 %a, i32 %a, i32 31)
 294   store i32 %1, ptr %x
 295   ret void
 296 }
 297
 298 define signext i32 @rori_i32_fshr(i32 signext %a) nounwind {
 299 ; RV64I-LABEL: rori_i32_fshr:
 300 ; RV64I:       # %bb.0:
 301 ; RV64I-NEXT:    slliw a1, a0, 1
 302 ; RV64I-NEXT:    srliw a0, a0, 31
 303 ; RV64I-NEXT:    or a0, a0, a1
 304 ; RV64I-NEXT:    ret
 305 ;
 306 ; RV64ZBB-ZBKB-LABEL: rori_i32_fshr:
 307 ; RV64ZBB-ZBKB:       # %bb.0:
 308 ; RV64ZBB-ZBKB-NEXT:    roriw a0, a0, 31
 309 ; RV64ZBB-ZBKB-NEXT:    ret
 310   %1 = tail call i32 @llvm.fshr.i32(i32 %a, i32 %a, i32 31)
 311   ret i32 %1
 312 }
 313
 314 ; Similar to rori_i32_fshr, but doesn't sign extend the result.
 315 define void @rori_i32_fshr_nosext(i32 signext %a, ptr %x) nounwind {
 316 ; RV64I-LABEL: rori_i32_fshr_nosext:
 317 ; RV64I:       # %bb.0:
 318 ; RV64I-NEXT:    slli a2, a0, 1
 319 ; RV64I-NEXT:    srliw a0, a0, 31
 320 ; RV64I-NEXT:    or a0, a0, a2
 321 ; RV64I-NEXT:    sw a0, 0(a1)
 322 ; RV64I-NEXT:    ret
 323 ;
 324 ; RV64ZBB-ZBKB-LABEL: rori_i32_fshr_nosext:
 325 ; RV64ZBB-ZBKB:       # %bb.0:
 326 ; RV64ZBB-ZBKB-NEXT:    roriw a0, a0, 31
 327 ; RV64ZBB-ZBKB-NEXT:    sw a0, 0(a1)
 328 ; RV64ZBB-ZBKB-NEXT:    ret
 329   %1 = tail call i32 @llvm.fshr.i32(i32 %a, i32 %a, i32 31)
 330   store i32 %1, ptr %x
 331   ret void
 332 }
 333
 334 ; This test is similar to the type legalized version of the fshl/fshr tests, but
 335 ; instead of having the same input to both shifts it has different inputs. Make
 336 ; sure we don't match it as a roriw.
 337 define signext i32 @not_rori_i32(i32 signext %x, i32 signext %y) nounwind {
 338 ; CHECK-LABEL: not_rori_i32:
 339 ; CHECK:       # %bb.0:
 340 ; CHECK-NEXT:    slliw a0, a0, 31
 341 ; CHECK-NEXT:    srliw a1, a1, 1
 342 ; CHECK-NEXT:    or a0, a0, a1
 343 ; CHECK-NEXT:    ret
 344   %a = shl i32 %x, 31
 345   %b = lshr i32 %y, 1
 346   %c = or i32 %a, %b
 347   ret i32 %c
 348 }
 349
 350 ; This is similar to the type legalized roriw pattern, but the and mask is more
 351 ; than 32 bits so the lshr doesn't shift zeroes into the lower 32 bits. Make
 352 ; sure we don't match it to roriw.
 353 define i64 @roriw_bug(i64 %x) nounwind {
 354 ; CHECK-LABEL: roriw_bug:
 355 ; CHECK:       # %bb.0:
 356 ; CHECK-NEXT:    slli a1, a0, 31
 357 ; CHECK-NEXT:    andi a2, a0, -2
 358 ; CHECK-NEXT:    srli a0, a0, 1
 359 ; CHECK-NEXT:    or a0, a1, a0
 360 ; CHECK-NEXT:    sext.w a0, a0
 361 ; CHECK-NEXT:    xor a0, a2, a0
 362 ; CHECK-NEXT:    ret
 363   %a = shl i64 %x, 31
 364   %b = and i64 %x, 18446744073709551614
 365   %c = lshr i64 %b, 1
 366   %d = or i64 %a, %c
 367   %e = shl i64 %d, 32
 368   %f = ashr i64 %e, 32
 369   %g = xor i64 %b, %f ; to increase the use count on %b to disable SimplifyDemandedBits.
 370   ret i64 %g
 371 }
 372
 373 define i64 @rori_i64_fshl(i64 %a) nounwind {
 374 ; RV64I-LABEL: rori_i64_fshl:
 375 ; RV64I:       # %bb.0:
 376 ; RV64I-NEXT:    srli a1, a0, 1
 377 ; RV64I-NEXT:    slli a0, a0, 63
 378 ; RV64I-NEXT:    or a0, a0, a1
 379 ; RV64I-NEXT:    ret
 380 ;
 381 ; RV64ZBB-ZBKB-LABEL: rori_i64_fshl:
 382 ; RV64ZBB-ZBKB:       # %bb.0:
 383 ; RV64ZBB-ZBKB-NEXT:    rori a0, a0, 1
 384 ; RV64ZBB-ZBKB-NEXT:    ret
 385   %1 = tail call i64 @llvm.fshl.i64(i64 %a, i64 %a, i64 63)
 386   ret i64 %1
 387 }
 388
 389 define i64 @rori_i64_fshr(i64 %a) nounwind {
 390 ; RV64I-LABEL: rori_i64_fshr:
 391 ; RV64I:       # %bb.0:
 392 ; RV64I-NEXT:    slli a1, a0, 1
 393 ; RV64I-NEXT:    srli a0, a0, 63
 394 ; RV64I-NEXT:    or a0, a0, a1
 395 ; RV64I-NEXT:    ret
 396 ;
 397 ; RV64ZBB-ZBKB-LABEL: rori_i64_fshr:
 398 ; RV64ZBB-ZBKB:       # %bb.0:
 399 ; RV64ZBB-ZBKB-NEXT:    rori a0, a0, 63
 400 ; RV64ZBB-ZBKB-NEXT:    ret
 401   %1 = tail call i64 @llvm.fshr.i64(i64 %a, i64 %a, i64 63)
 402   ret i64 %1
 403 }
 404
 405 define signext i32 @not_shl_one_i32(i32 signext %x) {
 406 ; RV64I-LABEL: not_shl_one_i32:
 407 ; RV64I:       # %bb.0:
 408 ; RV64I-NEXT:    li a1, 1
 409 ; RV64I-NEXT:    sllw a0, a1, a0
 410 ; RV64I-NEXT:    not a0, a0
 411 ; RV64I-NEXT:    ret
 412 ;
 413 ; RV64ZBB-ZBKB-LABEL: not_shl_one_i32:
 414 ; RV64ZBB-ZBKB:       # %bb.0:
 415 ; RV64ZBB-ZBKB-NEXT:    li a1, -2
 416 ; RV64ZBB-ZBKB-NEXT:    rolw a0, a1, a0
 417 ; RV64ZBB-ZBKB-NEXT:    ret
 418   %1 = shl i32 1, %x
 419   %2 = xor i32 %1, -1
 420   ret i32 %2
 421 }
 422
 423 define i64 @not_shl_one_i64(i64 %x) {
 424 ; RV64I-LABEL: not_shl_one_i64:
 425 ; RV64I:       # %bb.0:
 426 ; RV64I-NEXT:    li a1, 1
 427 ; RV64I-NEXT:    sll a0, a1, a0
 428 ; RV64I-NEXT:    not a0, a0
 429 ; RV64I-NEXT:    ret
 430 ;
 431 ; RV64ZBB-ZBKB-LABEL: not_shl_one_i64:
 432 ; RV64ZBB-ZBKB:       # %bb.0:
 433 ; RV64ZBB-ZBKB-NEXT:    li a1, -2
 434 ; RV64ZBB-ZBKB-NEXT:    rol a0, a1, a0
 435 ; RV64ZBB-ZBKB-NEXT:    ret
 436   %1 = shl i64 1, %x
 437   %2 = xor i64 %1, -1
 438   ret i64 %2
 439 }
 440
 441 define i8 @srli_i8(i8 %a) nounwind {
 442 ; CHECK-LABEL: srli_i8:
 443 ; CHECK:       # %bb.0:
 444 ; CHECK-NEXT:    slli a0, a0, 56
 445 ; CHECK-NEXT:    srli a0, a0, 62
 446 ; CHECK-NEXT:    ret
 447   %1 = lshr i8 %a, 6
 448   ret i8 %1
 449 }
 450
 451 ; We could use sext.b+srai, but slli+srai offers more opportunities for
 452 ; comppressed instructions.
 453 define i8 @srai_i8(i8 %a) nounwind {
 454 ; RV64I-LABEL: srai_i8:
 455 ; RV64I:       # %bb.0:
 456 ; RV64I-NEXT:    slli a0, a0, 24
 457 ; RV64I-NEXT:    sraiw a0, a0, 29
 458 ; RV64I-NEXT:    ret
 459 ;
 460 ; RV64ZBB-LABEL: srai_i8:
 461 ; RV64ZBB:       # %bb.0:
 462 ; RV64ZBB-NEXT:    slli a0, a0, 56
 463 ; RV64ZBB-NEXT:    srai a0, a0, 61
 464 ; RV64ZBB-NEXT:    ret
 465 ;
 466 ; RV64ZBKB-LABEL: srai_i8:
 467 ; RV64ZBKB:       # %bb.0:
 468 ; RV64ZBKB-NEXT:    slli a0, a0, 24
 469 ; RV64ZBKB-NEXT:    sraiw a0, a0, 29
 470 ; RV64ZBKB-NEXT:    ret
 471   %1 = ashr i8 %a, 5
 472   ret i8 %1
 473 }
 474
 475 ; We could use zext.h+srli, but slli+srli offers more opportunities for
 476 ; comppressed instructions.
 477 define i16 @srli_i16(i16 %a) nounwind {
 478 ; CHECK-LABEL: srli_i16:
 479 ; CHECK:       # %bb.0:
 480 ; CHECK-NEXT:    slli a0, a0, 48
 481 ; CHECK-NEXT:    srli a0, a0, 54
 482 ; CHECK-NEXT:    ret
 483   %1 = lshr i16 %a, 6
 484   ret i16 %1
 485 }
 486
 487 ; We could use sext.h+srai, but slli+srai offers more opportunities for
 488 ; comppressed instructions.
 489 define i16 @srai_i16(i16 %a) nounwind {
 490 ; RV64I-LABEL: srai_i16:
 491 ; RV64I:       # %bb.0:
 492 ; RV64I-NEXT:    slli a0, a0, 16
 493 ; RV64I-NEXT:    sraiw a0, a0, 25
 494 ; RV64I-NEXT:    ret
 495 ;
 496 ; RV64ZBB-LABEL: srai_i16:
 497 ; RV64ZBB:       # %bb.0:
 498 ; RV64ZBB-NEXT:    slli a0, a0, 48
 499 ; RV64ZBB-NEXT:    srai a0, a0, 57
 500 ; RV64ZBB-NEXT:    ret
 501 ;
 502 ; RV64ZBKB-LABEL: srai_i16:
 503 ; RV64ZBKB:       # %bb.0:
 504 ; RV64ZBKB-NEXT:    slli a0, a0, 16
 505 ; RV64ZBKB-NEXT:    sraiw a0, a0, 25
 506 ; RV64ZBKB-NEXT:    ret
 507   %1 = ashr i16 %a, 9
 508   ret i16 %1
 509 }
 510
 511 define i1 @andn_seqz_i32(i32 signext %a, i32 signext %b) nounwind {
 512 ; RV64I-LABEL: andn_seqz_i32:
 513 ; RV64I:       # %bb.0:
 514 ; RV64I-NEXT:    and a0, a0, a1
 515 ; RV64I-NEXT:    xor a0, a0, a1
 516 ; RV64I-NEXT:    seqz a0, a0
 517 ; RV64I-NEXT:    ret
 518 ;
 519 ; RV64ZBB-ZBKB-LABEL: andn_seqz_i32:
 520 ; RV64ZBB-ZBKB:       # %bb.0:
 521 ; RV64ZBB-ZBKB-NEXT:    andn a0, a1, a0
 522 ; RV64ZBB-ZBKB-NEXT:    seqz a0, a0
 523 ; RV64ZBB-ZBKB-NEXT:    ret
 524   %and = and i32 %a, %b
 525   %cmpeq = icmp eq i32 %and, %b
 526   ret i1 %cmpeq
 527 }
 528
 529 define i1 @andn_seqz_i64(i64 %a, i64 %b) nounwind {
 530 ; RV64I-LABEL: andn_seqz_i64:
 531 ; RV64I:       # %bb.0:
 532 ; RV64I-NEXT:    and a0, a0, a1
 533 ; RV64I-NEXT:    xor a0, a0, a1
 534 ; RV64I-NEXT:    seqz a0, a0
 535 ; RV64I-NEXT:    ret
 536 ;
 537 ; RV64ZBB-ZBKB-LABEL: andn_seqz_i64:
 538 ; RV64ZBB-ZBKB:       # %bb.0:
 539 ; RV64ZBB-ZBKB-NEXT:    andn a0, a1, a0
 540 ; RV64ZBB-ZBKB-NEXT:    seqz a0, a0
 541 ; RV64ZBB-ZBKB-NEXT:    ret
 542   %and = and i64 %a, %b
 543   %cmpeq = icmp eq i64 %and, %b
 544   ret i1 %cmpeq
 545 }
 546
 547 define i1 @andn_snez_i32(i32 signext %a, i32 signext %b) nounwind {
 548 ; RV64I-LABEL: andn_snez_i32:
 549 ; RV64I:       # %bb.0:
 550 ; RV64I-NEXT:    and a0, a0, a1
 551 ; RV64I-NEXT:    xor a0, a0, a1
 552 ; RV64I-NEXT:    snez a0, a0
 553 ; RV64I-NEXT:    ret
 554 ;
 555 ; RV64ZBB-ZBKB-LABEL: andn_snez_i32:
 556 ; RV64ZBB-ZBKB:       # %bb.0:
 557 ; RV64ZBB-ZBKB-NEXT:    andn a0, a1, a0
 558 ; RV64ZBB-ZBKB-NEXT:    snez a0, a0
 559 ; RV64ZBB-ZBKB-NEXT:    ret
 560   %and = and i32 %a, %b
 561   %cmpeq = icmp ne i32 %and, %b
 562   ret i1 %cmpeq
 563 }
 564
 565 define i1 @andn_snez_i64(i64 %a, i64 %b) nounwind {
 566 ; RV64I-LABEL: andn_snez_i64:
 567 ; RV64I:       # %bb.0:
 568 ; RV64I-NEXT:    and a0, a0, a1
 569 ; RV64I-NEXT:    xor a0, a0, a1
 570 ; RV64I-NEXT:    snez a0, a0
 571 ; RV64I-NEXT:    ret
 572 ;
 573 ; RV64ZBB-ZBKB-LABEL: andn_snez_i64:
 574 ; RV64ZBB-ZBKB:       # %bb.0:
 575 ; RV64ZBB-ZBKB-NEXT:    andn a0, a1, a0
 576 ; RV64ZBB-ZBKB-NEXT:    snez a0, a0
 577 ; RV64ZBB-ZBKB-NEXT:    ret
 578   %and = and i64 %a, %b
 579   %cmpeq = icmp ne i64 %and, %b
 580   ret i1 %cmpeq
 581 }