llvm/test/CodeGen/VE/VELIntrinsics/vrxor.ll

   1 ; RUN: llc < %s -mtriple=ve -mattr=+vpu | FileCheck %s
   2
   3 ;;; Test vector reduction exclusive or intrinsic instructions
   4 ;;;
   5 ;;; Note:
   6 ;;;   We test VRXOR*vl and VRXOR*vml instructions.
   7
   8 ; Function Attrs: nounwind readnone
   9 define fastcc <256 x double> @vrxor_vvl(<256 x double> %0) {
  10 ; CHECK-LABEL: vrxor_vvl:
  11 ; CHECK:       # %bb.0:
  12 ; CHECK-NEXT:    lea %s0, 256
  13 ; CHECK-NEXT:    lvl %s0
  14 ; CHECK-NEXT:    vrxor %v0, %v0
  15 ; CHECK-NEXT:    b.l.t (, %s10)
  16   %2 = tail call fast <256 x double> @llvm.ve.vl.vrxor.vvl(<256 x double> %0, i32 256)
  17   ret <256 x double> %2
  18 }
  19
  20 ; Function Attrs: nounwind readnone
  21 declare <256 x double> @llvm.ve.vl.vrxor.vvl(<256 x double>, i32)
  22
  23 ; Function Attrs: nounwind readnone
  24 define fastcc <256 x double> @vrxor_vvml(<256 x double> %0, <256 x i1> %1) {
  25 ; CHECK-LABEL: vrxor_vvml:
  26 ; CHECK:       # %bb.0:
  27 ; CHECK-NEXT:    lea %s0, 256
  28 ; CHECK-NEXT:    lvl %s0
  29 ; CHECK-NEXT:    vrxor %v0, %v0, %vm1
  30 ; CHECK-NEXT:    b.l.t (, %s10)
  31   %3 = tail call fast <256 x double> @llvm.ve.vl.vrxor.vvml(<256 x double> %0, <256 x i1> %1, i32 256)
  32   ret <256 x double> %3
  33 }
  34
  35 ; Function Attrs: nounwind readnone
  36 declare <256 x double> @llvm.ve.vl.vrxor.vvml(<256 x double>, <256 x i1>, i32)