llvm/lib/Target/ARM/ARMInstrThumb.td

   1 //===-- ARMInstrThumb.td - Thumb support for ARM -----------*- tablegen -*-===//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8 //
   9 // This file describes the Thumb instruction set.
  10 //
  11 //===----------------------------------------------------------------------===//
  12
  13 //===----------------------------------------------------------------------===//
  14 // Thumb specific DAG Nodes.
  15 //
  16
  17 def ARMtsecall : SDNode<"ARMISD::tSECALL", SDT_ARMcall,
  18                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  19                          SDNPVariadic]>;
  20
  21 def imm_sr_XFORM: SDNodeXForm<imm, [{
  22   unsigned Imm = N->getZExtValue();
  23   return CurDAG->getTargetConstant((Imm == 32 ? 0 : Imm), SDLoc(N), MVT::i32);
  24 }]>;
  25 def ThumbSRImmAsmOperand: ImmAsmOperand<1,32> { let Name = "ImmThumbSR"; }
  26 def imm_sr : Operand<i32>, PatLeaf<(imm), [{
  27   uint64_t Imm = N->getZExtValue();
  28   return Imm > 0 && Imm <= 32;
  29 }], imm_sr_XFORM> {
  30   let PrintMethod = "printThumbSRImm";
  31   let ParserMatchClass = ThumbSRImmAsmOperand;
  32 }
  33
  34 def imm0_7_neg : PatLeaf<(i32 imm), [{
  35   return (uint32_t)-N->getZExtValue() < 8;
  36 }], imm_neg_XFORM>;
  37
  38 def ThumbModImmNeg1_7AsmOperand : AsmOperandClass { let Name = "ThumbModImmNeg1_7"; }
  39 def mod_imm1_7_neg : Operand<i32>, PatLeaf<(imm), [{
  40     unsigned Value = -(unsigned)N->getZExtValue();
  41     return 0 < Value && Value < 8;
  42   }], imm_neg_XFORM> {
  43   let ParserMatchClass = ThumbModImmNeg1_7AsmOperand;
  44 }
  45
  46 def ThumbModImmNeg8_255AsmOperand : AsmOperandClass { let Name = "ThumbModImmNeg8_255"; }
  47 def mod_imm8_255_neg : Operand<i32>, PatLeaf<(imm), [{
  48     unsigned Value = -(unsigned)N->getZExtValue();
  49     return 7 < Value && Value < 256;
  50   }], imm_neg_XFORM> {
  51   let ParserMatchClass = ThumbModImmNeg8_255AsmOperand;
  52 }
  53
  54
  55 def imm0_255_comp : PatLeaf<(i32 imm), [{
  56   return ~((uint32_t)N->getZExtValue()) < 256;
  57 }]>;
  58
  59 def imm8_255_neg : PatLeaf<(i32 imm), [{
  60   unsigned Val = -N->getZExtValue();
  61   return Val >= 8 && Val < 256;
  62 }], imm_neg_XFORM>;
  63
  64 // Break imm's up into two pieces: an immediate + a left shift. This uses
  65 // thumb_immshifted to match and thumb_immshifted_val and thumb_immshifted_shamt
  66 // to get the val/shift pieces.
  67 def thumb_immshifted : PatLeaf<(imm), [{
  68   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  69 }]>;
  70
  71 def thumb_immshifted_val : SDNodeXForm<imm, [{
  72   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  73   return CurDAG->getTargetConstant(V, SDLoc(N), MVT::i32);
  74 }]>;
  75
  76 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  77   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  78   return CurDAG->getTargetConstant(V, SDLoc(N), MVT::i32);
  79 }]>;
  80
  81 def imm256_510 : ImmLeaf<i32, [{
  82   return Imm >= 256 && Imm < 511;
  83 }]>;
  84
  85 def thumb_imm256_510_addend : SDNodeXForm<imm, [{
  86   return CurDAG->getTargetConstant(N->getZExtValue() - 255, SDLoc(N), MVT::i32);
  87 }]>;
  88
  89 // Scaled 4 immediate.
  90 def t_imm0_1020s4_asmoperand: AsmOperandClass { let Name = "Imm0_1020s4"; }
  91 def t_imm0_1020s4 : Operand<i32> {
  92   let PrintMethod = "printThumbS4ImmOperand";
  93   let ParserMatchClass = t_imm0_1020s4_asmoperand;
  94   let OperandType = "OPERAND_IMMEDIATE";
  95 }
  96
  97 def t_imm0_508s4_asmoperand: AsmOperandClass { let Name = "Imm0_508s4"; }
  98 def t_imm0_508s4 : Operand<i32> {
  99   let PrintMethod = "printThumbS4ImmOperand";
 100   let ParserMatchClass = t_imm0_508s4_asmoperand;
 101   let OperandType = "OPERAND_IMMEDIATE";
 102 }
 103 // Alias use only, so no printer is necessary.
 104 def t_imm0_508s4_neg_asmoperand: AsmOperandClass { let Name = "Imm0_508s4Neg"; }
 105 def t_imm0_508s4_neg : Operand<i32> {
 106   let ParserMatchClass = t_imm0_508s4_neg_asmoperand;
 107   let OperandType = "OPERAND_IMMEDIATE";
 108 }
 109
 110 // Define Thumb specific addressing modes.
 111
 112 // unsigned 8-bit, 2-scaled memory offset
 113 class OperandUnsignedOffset_b8s2 : AsmOperandClass {
 114   let Name = "UnsignedOffset_b8s2";
 115   let PredicateMethod = "isUnsignedOffset<8, 2>";
 116 }
 117
 118 def UnsignedOffset_b8s2 : OperandUnsignedOffset_b8s2;
 119
 120 // thumb style PC relative operand. signed, 8 bits magnitude,
 121 // two bits shift. can be represented as either [pc, #imm], #imm,
 122 // or relocatable expression...
 123 def ThumbMemPC : AsmOperandClass {
 124   let Name = "ThumbMemPC";
 125 }
 126
 127 let OperandType = "OPERAND_PCREL" in {
 128 def t_brtarget : Operand<OtherVT> {
 129   let EncoderMethod = "getThumbBRTargetOpValue";
 130   let DecoderMethod = "DecodeThumbBROperand";
 131 }
 132
 133 // ADR instruction labels.
 134 def t_adrlabel : Operand<i32> {
 135   let EncoderMethod = "getThumbAdrLabelOpValue";
 136   let PrintMethod = "printAdrLabelOperand<2>";
 137   let ParserMatchClass = UnsignedOffset_b8s2;
 138 }
 139
 140
 141 def thumb_br_target : Operand<OtherVT> {
 142   let ParserMatchClass = ThumbBranchTarget;
 143   let EncoderMethod = "getThumbBranchTargetOpValue";
 144   let OperandType = "OPERAND_PCREL";
 145 }
 146
 147 def thumb_bl_target : Operand<i32> {
 148   let ParserMatchClass = ThumbBranchTarget;
 149   let EncoderMethod = "getThumbBLTargetOpValue";
 150   let DecoderMethod = "DecodeThumbBLTargetOperand";
 151 }
 152
 153 // Target for BLX *from* thumb mode.
 154 def thumb_blx_target : Operand<i32> {
 155   let ParserMatchClass = ARMBranchTarget;
 156   let EncoderMethod = "getThumbBLXTargetOpValue";
 157   let DecoderMethod = "DecodeThumbBLXOffset";
 158 }
 159
 160 def thumb_bcc_target : Operand<OtherVT> {
 161   let ParserMatchClass = ThumbBranchTarget;
 162   let EncoderMethod = "getThumbBCCTargetOpValue";
 163   let DecoderMethod = "DecodeThumbBCCTargetOperand";
 164 }
 165
 166 def thumb_cb_target : Operand<OtherVT> {
 167   let ParserMatchClass = ThumbBranchTarget;
 168   let EncoderMethod = "getThumbCBTargetOpValue";
 169   let DecoderMethod = "DecodeThumbCmpBROperand";
 170 }
 171 } // OperandType = "OPERAND_PCREL"
 172
 173 // t_addrmode_pc := <label> => pc + imm8 * 4
 174 //
 175 def t_addrmode_pc : MemOperand {
 176   let EncoderMethod = "getAddrModePCOpValue";
 177   let DecoderMethod = "DecodeThumbAddrModePC";
 178   let PrintMethod = "printThumbLdrLabelOperand";
 179   let ParserMatchClass = ThumbMemPC;
 180 }
 181
 182 // t_addrmode_rr := reg + reg
 183 //
 184 def t_addrmode_rr_asm_operand : AsmOperandClass { let Name = "MemThumbRR"; }
 185 def t_addrmode_rr : MemOperand,
 186                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
 187   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 188   let PrintMethod = "printThumbAddrModeRROperand";
 189   let DecoderMethod = "DecodeThumbAddrModeRR";
 190   let ParserMatchClass = t_addrmode_rr_asm_operand;
 191   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 192 }
 193
 194 // t_addrmode_rr_sext := reg + reg
 195 //
 196 // This is similar to t_addrmode_rr, but uses different heuristics for
 197 // ldrsb/ldrsh.
 198 def t_addrmode_rr_sext : MemOperand,
 199                     ComplexPattern<i32, 2, "SelectThumbAddrModeRRSext", []> {
 200   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 201   let PrintMethod = "printThumbAddrModeRROperand";
 202   let DecoderMethod = "DecodeThumbAddrModeRR";
 203   let ParserMatchClass = t_addrmode_rr_asm_operand;
 204   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 205 }
 206
 207 // t_addrmode_rrs := reg + reg
 208 //
 209 // We use separate scaled versions because the Select* functions need
 210 // to explicitly check for a matching constant and return false here so that
 211 // the reg+imm forms will match instead. This is a horrible way to do that,
 212 // as it forces tight coupling between the methods, but it's how selectiondag
 213 // currently works.
 214 def t_addrmode_rrs1 : MemOperand,
 215                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S1", []> {
 216   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 217   let PrintMethod = "printThumbAddrModeRROperand";
 218   let DecoderMethod = "DecodeThumbAddrModeRR";
 219   let ParserMatchClass = t_addrmode_rr_asm_operand;
 220   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 221 }
 222 def t_addrmode_rrs2 : MemOperand,
 223                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S2", []> {
 224   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 225   let DecoderMethod = "DecodeThumbAddrModeRR";
 226   let PrintMethod = "printThumbAddrModeRROperand";
 227   let ParserMatchClass = t_addrmode_rr_asm_operand;
 228   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 229 }
 230 def t_addrmode_rrs4 : MemOperand,
 231                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S4", []> {
 232   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 233   let DecoderMethod = "DecodeThumbAddrModeRR";
 234   let PrintMethod = "printThumbAddrModeRROperand";
 235   let ParserMatchClass = t_addrmode_rr_asm_operand;
 236   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 237 }
 238
 239 // t_addrmode_is4 := reg + imm5 * 4
 240 //
 241 def t_addrmode_is4_asm_operand : AsmOperandClass { let Name = "MemThumbRIs4"; }
 242 def t_addrmode_is4 : MemOperand,
 243                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S4", []> {
 244   let EncoderMethod = "getAddrModeISOpValue";
 245   let DecoderMethod = "DecodeThumbAddrModeIS";
 246   let PrintMethod = "printThumbAddrModeImm5S4Operand";
 247   let ParserMatchClass = t_addrmode_is4_asm_operand;
 248   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 249 }
 250
 251 // t_addrmode_is2 := reg + imm5 * 2
 252 //
 253 def t_addrmode_is2_asm_operand : AsmOperandClass { let Name = "MemThumbRIs2"; }
 254 def t_addrmode_is2 : MemOperand,
 255                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S2", []> {
 256   let EncoderMethod = "getAddrModeISOpValue";
 257   let DecoderMethod = "DecodeThumbAddrModeIS";
 258   let PrintMethod = "printThumbAddrModeImm5S2Operand";
 259   let ParserMatchClass = t_addrmode_is2_asm_operand;
 260   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 261 }
 262
 263 // t_addrmode_is1 := reg + imm5
 264 //
 265 def t_addrmode_is1_asm_operand : AsmOperandClass { let Name = "MemThumbRIs1"; }
 266 def t_addrmode_is1 : MemOperand,
 267                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S1", []> {
 268   let EncoderMethod = "getAddrModeISOpValue";
 269   let DecoderMethod = "DecodeThumbAddrModeIS";
 270   let PrintMethod = "printThumbAddrModeImm5S1Operand";
 271   let ParserMatchClass = t_addrmode_is1_asm_operand;
 272   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 273 }
 274
 275 // t_addrmode_sp := sp + imm8 * 4
 276 //
 277 // FIXME: This really shouldn't have an explicit SP operand at all. It should
 278 // be implicit, just like in the instruction encoding itself.
 279 def t_addrmode_sp_asm_operand : AsmOperandClass { let Name = "MemThumbSPI"; }
 280 def t_addrmode_sp : MemOperand,
 281                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 282   let EncoderMethod = "getAddrModeThumbSPOpValue";
 283   let DecoderMethod = "DecodeThumbAddrModeSP";
 284   let PrintMethod = "printThumbAddrModeSPOperand";
 285   let ParserMatchClass = t_addrmode_sp_asm_operand;
 286   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 287 }
 288
 289 // Inspects parent to determine whether an or instruction can be implemented as
 290 // an add (i.e. whether we know overflow won't occur in the add).
 291 def AddLikeOrOp : ComplexPattern<i32, 1, "SelectAddLikeOr", [],
 292                                  [SDNPWantParent]>;
 293
 294 // Pattern to exclude immediates from matching
 295 def non_imm32 : PatLeaf<(i32 GPR), [{ return !isa<ConstantSDNode>(N); }]>;
 296
 297 //===----------------------------------------------------------------------===//
 298 //  Miscellaneous Instructions.
 299 //
 300
 301 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 302 // from removing one half of the matched pairs. That breaks PEI, which assumes
 303 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 304 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 305 def tADJCALLSTACKUP :
 306   PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary,
 307              [(ARMcallseq_end imm:$amt1, imm:$amt2)]>,
 308             Requires<[IsThumb, IsThumb1Only]>;
 309
 310 def tADJCALLSTACKDOWN :
 311   PseudoInst<(outs), (ins i32imm:$amt, i32imm:$amt2), NoItinerary,
 312              [(ARMcallseq_start imm:$amt, imm:$amt2)]>,
 313             Requires<[IsThumb, IsThumb1Only]>;
 314 }
 315
 316 class T1SystemEncoding<bits<8> opc>
 317   : T1Encoding<0b101111> {
 318   let Inst{9-8} = 0b11;
 319   let Inst{7-0} = opc;
 320 }
 321
 322 def tHINT : T1pI<(outs), (ins imm0_15:$imm), NoItinerary, "hint", "\t$imm",
 323                  [(int_arm_hint imm0_15:$imm)]>,
 324             T1SystemEncoding<0x00>,
 325             Requires<[IsThumb, HasV6M]> {
 326   bits<4> imm;
 327   let Inst{7-4} = imm;
 328 }
 329
 330 // Note: When EmitPriority == 1, the alias will be used for printing
 331 class tHintAlias<string Asm, dag Result, bit EmitPriority = 0> : tInstAlias<Asm, Result, EmitPriority> {
 332   let Predicates = [IsThumb, HasV6M];
 333 }
 334
 335 def : tHintAlias<"nop$p", (tHINT 0, pred:$p), 1>; // A8.6.110
 336 def : tHintAlias<"yield$p", (tHINT 1, pred:$p), 1>; // A8.6.410
 337 def : tHintAlias<"wfe$p", (tHINT 2, pred:$p), 1>; // A8.6.408
 338 def : tHintAlias<"wfi$p", (tHINT 3, pred:$p), 1>; // A8.6.409
 339 def : tHintAlias<"sev$p", (tHINT 4, pred:$p), 1>; // A8.6.157
 340 def : tInstAlias<"sevl$p", (tHINT 5, pred:$p), 1> {
 341   let Predicates = [IsThumb2, HasV8];
 342 }
 343
 344 // The imm operand $val can be used by a debugger to store more information
 345 // about the breakpoint.
 346 def tBKPT : T1I<(outs), (ins imm0_255:$val), NoItinerary, "bkpt\t$val",
 347                 []>,
 348            T1Encoding<0b101111> {
 349   let Inst{9-8} = 0b10;
 350   // A8.6.22
 351   bits<8> val;
 352   let Inst{7-0} = val;
 353 }
 354 // default immediate for breakpoint mnemonic
 355 def : InstAlias<"bkpt", (tBKPT 0), 0>, Requires<[IsThumb]>;
 356
 357 def tHLT : T1I<(outs), (ins imm0_63:$val), NoItinerary, "hlt\t$val",
 358                 []>, T1Encoding<0b101110>, Requires<[IsThumb, HasV8]> {
 359   let Inst{9-6} = 0b1010;
 360   bits<6> val;
 361   let Inst{5-0} = val;
 362 }
 363
 364 def tSETEND : T1I<(outs), (ins setend_op:$end), NoItinerary, "setend\t$end",
 365                   []>, T1Encoding<0b101101>, Requires<[IsThumb, IsNotMClass]>, Deprecated<HasV8Ops> {
 366   bits<1> end;
 367   // A8.6.156
 368   let Inst{9-5} = 0b10010;
 369   let Inst{4}   = 1;
 370   let Inst{3}   = end;
 371   let Inst{2-0} = 0b000;
 372 }
 373
 374 // Change Processor State is a system instruction -- for disassembly only.
 375 def tCPS : T1I<(outs), (ins imod_op:$imod, iflags_op:$iflags),
 376                 NoItinerary, "cps$imod $iflags", []>,
 377            T1Misc<0b0110011> {
 378   // A8.6.38 & B6.1.1
 379   bit imod;
 380   bits<3> iflags;
 381
 382   let Inst{4}   = imod;
 383   let Inst{3}   = 0;
 384   let Inst{2-0} = iflags;
 385   let DecoderMethod = "DecodeThumbCPS";
 386 }
 387
 388 // For both thumb1 and thumb2.
 389 let isNotDuplicable = 1, isCodeGenOnly = 1 in
 390 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr, "",
 391                   [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 392               T1Special<{0,0,?,?}>, Sched<[WriteALU]> {
 393   // A8.6.6
 394   bits<3> dst;
 395   let Inst{6-3} = 0b1111; // Rm = pc
 396   let Inst{2-0} = dst;
 397 }
 398
 399 // ADD <Rd>, sp, #<imm8>
 400 // FIXME: This should not be marked as having side effects, and it should be
 401 // rematerializable. Clearing the side effect bit causes miscompilations,
 402 // probably because the instruction can be moved around.
 403 def tADDrSPi : T1pI<(outs tGPR:$dst), (ins GPRsp:$sp, t_imm0_1020s4:$imm),
 404                     IIC_iALUi, "add", "\t$dst, $sp, $imm", []>,
 405                T1Encoding<{1,0,1,0,1,?}>, Sched<[WriteALU]> {
 406   // A6.2 & A8.6.8
 407   bits<3> dst;
 408   bits<8> imm;
 409   let Inst{10-8} = dst;
 410   let Inst{7-0}  = imm;
 411   let DecoderMethod = "DecodeThumbAddSpecialReg";
 412 }
 413
 414 // Thumb1 frame lowering is rather fragile, we hope to be able to use
 415 // tADDrSPi, but we may need to insert a sequence that clobbers CPSR.
 416 def tADDframe : PseudoInst<(outs tGPR:$dst), (ins i32imm:$base, i32imm:$offset),
 417                            NoItinerary, []>,
 418                 Requires<[IsThumb, IsThumb1Only]> {
 419   let Defs = [CPSR];
 420 }
 421
 422 // ADD sp, sp, #<imm7>
 423 def tADDspi : T1pIt<(outs GPRsp:$Rdn), (ins GPRsp:$Rn, t_imm0_508s4:$imm),
 424                      IIC_iALUi, "add", "\t$Rdn, $imm", []>,
 425               T1Misc<{0,0,0,0,0,?,?}>, Sched<[WriteALU]> {
 426   // A6.2.5 & A8.6.8
 427   bits<7> imm;
 428   let Inst{6-0} = imm;
 429   let DecoderMethod = "DecodeThumbAddSPImm";
 430 }
 431
 432 // SUB sp, sp, #<imm7>
 433 // FIXME: The encoding and the ASM string don't match up.
 434 def tSUBspi : T1pIt<(outs GPRsp:$Rdn), (ins GPRsp:$Rn, t_imm0_508s4:$imm),
 435                     IIC_iALUi, "sub", "\t$Rdn, $imm", []>,
 436               T1Misc<{0,0,0,0,1,?,?}>, Sched<[WriteALU]> {
 437   // A6.2.5 & A8.6.214
 438   bits<7> imm;
 439   let Inst{6-0} = imm;
 440   let DecoderMethod = "DecodeThumbAddSPImm";
 441 }
 442
 443 def : tInstSubst<"add${p} sp, $imm",
 444                  (tSUBspi SP, t_imm0_508s4_neg:$imm, pred:$p)>;
 445 def : tInstSubst<"add${p} sp, sp, $imm",
 446                  (tSUBspi SP, t_imm0_508s4_neg:$imm, pred:$p)>;
 447
 448 // Can optionally specify SP as a three operand instruction.
 449 def : tInstAlias<"add${p} sp, sp, $imm",
 450                  (tADDspi SP, t_imm0_508s4:$imm, pred:$p)>;
 451 def : tInstAlias<"sub${p} sp, sp, $imm",
 452                  (tSUBspi SP, t_imm0_508s4:$imm, pred:$p)>;
 453
 454 // ADD <Rm>, sp
 455 def tADDrSP : T1pI<(outs GPR:$Rdn), (ins GPRsp:$sp, GPR:$Rn), IIC_iALUr,
 456                    "add", "\t$Rdn, $sp, $Rn", []>,
 457               T1Special<{0,0,?,?}>, Sched<[WriteALU]> {
 458   // A8.6.9 Encoding T1
 459   bits<4> Rdn;
 460   let Inst{7}   = Rdn{3};
 461   let Inst{6-3} = 0b1101;
 462   let Inst{2-0} = Rdn{2-0};
 463   let DecoderMethod = "DecodeThumbAddSPReg";
 464 }
 465
 466 // ADD sp, <Rm>
 467 def tADDspr : T1pIt<(outs GPRsp:$Rdn), (ins GPRsp:$Rn, GPR:$Rm), IIC_iALUr,
 468                   "add", "\t$Rdn, $Rm", []>,
 469               T1Special<{0,0,?,?}>, Sched<[WriteALU]> {
 470   // A8.6.9 Encoding T2
 471   bits<4> Rm;
 472   let Inst{7} = 1;
 473   let Inst{6-3} = Rm;
 474   let Inst{2-0} = 0b101;
 475   let DecoderMethod = "DecodeThumbAddSPReg";
 476 }
 477
 478 //===----------------------------------------------------------------------===//
 479 //  Control Flow Instructions.
 480 //
 481
 482 // Indirect branches
 483 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 484   def tBX : TI<(outs), (ins GPR:$Rm, pred:$p), IIC_Br, "bx${p}\t$Rm", []>,
 485             T1Special<{1,1,0,?}>, Sched<[WriteBr]> {
 486     // A6.2.3 & A8.6.25
 487     bits<4> Rm;
 488     let Inst{6-3} = Rm;
 489     let Inst{2-0} = 0b000;
 490     let Unpredictable{2-0} = 0b111;
 491   }
 492   def tBXNS : TI<(outs), (ins GPR:$Rm, pred:$p), IIC_Br, "bxns${p}\t$Rm", []>,
 493               Requires<[IsThumb, Has8MSecExt]>,
 494               T1Special<{1,1,0,?}>, Sched<[WriteBr]> {
 495     bits<4> Rm;
 496     let Inst{6-3} = Rm;
 497     let Inst{2-0} = 0b100;
 498     let Unpredictable{1-0} = 0b11;
 499   }
 500 }
 501
 502 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 503   def tBX_RET : tPseudoExpand<(outs), (ins pred:$p), 2, IIC_Br,
 504                    [(ARMretflag)], (tBX LR, pred:$p)>, Sched<[WriteBr]>;
 505
 506   // alternative return for CMSE entry functions
 507   def tBXNS_RET : tPseudoInst<(outs), (ins), 2, IIC_Br,
 508                   [(ARMseretflag)]>, Sched<[WriteBr]>;
 509
 510   // Alternative return instruction used by vararg functions.
 511   def tBX_RET_vararg : tPseudoExpand<(outs), (ins tGPR:$Rm, pred:$p),
 512                    2, IIC_Br, [],
 513                    (tBX GPR:$Rm, pred:$p)>, Sched<[WriteBr]>;
 514 }
 515
 516 // All calls clobber the non-callee saved registers. SP is marked as a use to
 517 // prevent stack-pointer assignments that appear immediately before calls from
 518 // potentially appearing dead.
 519 let isCall = 1,
 520   Defs = [LR], Uses = [SP] in {
 521   // Also used for Thumb2
 522   def tBL  : TIx2<0b11110, 0b11, 1,
 523                   (outs), (ins pred:$p, thumb_bl_target:$func), IIC_Br,
 524                   "bl${p}\t$func",
 525                   [(ARMcall tglobaladdr:$func)]>,
 526              Requires<[IsThumb]>, Sched<[WriteBrL]> {
 527     bits<24> func;
 528     let Inst{26} = func{23};
 529     let Inst{25-16} = func{20-11};
 530     let Inst{13} = func{22};
 531     let Inst{11} = func{21};
 532     let Inst{10-0} = func{10-0};
 533   }
 534
 535   // ARMv5T and above, also used for Thumb2
 536   def tBLXi : TIx2<0b11110, 0b11, 0,
 537                  (outs), (ins pred:$p, thumb_blx_target:$func), IIC_Br,
 538                    "blx${p}\t$func", []>,
 539               Requires<[IsThumb, HasV5T, IsNotMClass]>, Sched<[WriteBrL]> {
 540     bits<24> func;
 541     let Inst{26} = func{23};
 542     let Inst{25-16} = func{20-11};
 543     let Inst{13} = func{22};
 544     let Inst{11} = func{21};
 545     let Inst{10-1} = func{10-1};
 546     let Inst{0} = 0; // func{0} is assumed zero
 547   }
 548
 549   // Also used for Thumb2
 550   def tBLXr : TI<(outs), (ins pred:$p, GPR:$func), IIC_Br,
 551                   "blx${p}\t$func", []>,
 552               Requires<[IsThumb, HasV5T]>,
 553               T1Special<{1,1,1,?}>, Sched<[WriteBrL]> { // A6.2.3 & A8.6.24;
 554     bits<4> func;
 555     let Inst{6-3} = func;
 556     let Inst{2-0} = 0b000;
 557   }
 558   def tBLXr_noip :  ARMPseudoExpand<(outs), (ins pred:$p, GPRnoip:$func),
 559                    2, IIC_Br, [], (tBLXr pred:$p, GPR:$func)>,
 560                    Requires<[IsThumb, HasV5T]>,
 561                    Sched<[WriteBrL]>;
 562
 563
 564   // ARMv8-M Security Extensions
 565   def tBLXNSr : TI<(outs), (ins pred:$p, GPRnopc:$func), IIC_Br,
 566                    "blxns${p}\t$func", []>,
 567                 Requires<[IsThumb, Has8MSecExt]>,
 568                 T1Special<{1,1,1,?}>, Sched<[WriteBrL]> {
 569     bits<4> func;
 570     let Inst{6-3} = func;
 571     let Inst{2-0} = 0b100;
 572     let Unpredictable{1-0} = 0b11;
 573   }
 574
 575   def tBLXNS_CALL : PseudoInst<(outs), (ins GPRnopc:$func), IIC_Br,
 576                     [(ARMtsecall GPRnopc:$func)]>,
 577                     Requires<[IsThumb, Has8MSecExt]>, Sched<[WriteBr]>;
 578
 579   // ARMv4T
 580   def tBX_CALL : tPseudoInst<(outs), (ins tGPR:$func),
 581                   4, IIC_Br,
 582                   [(ARMcall_nolink tGPR:$func)]>,
 583             Requires<[IsThumb, IsThumb1Only]>, Sched<[WriteBr]>;
 584
 585   // Also used for Thumb2
 586   // push lr before the call
 587   def tBL_PUSHLR : tPseudoInst<(outs), (ins GPRlr:$ra, pred:$p, thumb_bl_target:$func),
 588                   4, IIC_Br,
 589                   []>,
 590              Requires<[IsThumb]>, Sched<[WriteBr]>;
 591 }
 592
 593 def : ARMPat<(ARMcall GPR:$func), (tBLXr $func)>,
 594       Requires<[IsThumb, HasV5T, NoSLSBLRMitigation]>;
 595 def : ARMPat<(ARMcall GPRnoip:$func), (tBLXr_noip $func)>,
 596       Requires<[IsThumb, HasV5T, SLSBLRMitigation]>;
 597
 598 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 599   let isPredicable = 1 in
 600   def tB   : T1pI<(outs), (ins t_brtarget:$target), IIC_Br,
 601                  "b", "\t$target", [(br bb:$target)]>,
 602              T1Encoding<{1,1,1,0,0,?}>, Sched<[WriteBr]> {
 603     bits<11> target;
 604     let Inst{10-0} = target;
 605     let AsmMatchConverter = "cvtThumbBranches";
 606  }
 607
 608   // Far jump
 609   // Just a pseudo for a tBL instruction. Needed to let regalloc know about
 610   // the clobber of LR.
 611   let Defs = [LR] in
 612   def tBfar : tPseudoExpand<(outs), (ins thumb_bl_target:$target, pred:$p),
 613                           4, IIC_Br, [],
 614                           (tBL pred:$p, thumb_bl_target:$target)>,
 615                           Sched<[WriteBrTbl]>;
 616
 617   def tBR_JTr : tPseudoInst<(outs),
 618                       (ins tGPR:$target, i32imm:$jt),
 619                       0, IIC_Br,
 620                       [(ARMbrjt tGPR:$target, tjumptable:$jt)]>,
 621                       Sched<[WriteBrTbl]> {
 622     let Size = 2;
 623     let isNotDuplicable = 1;
 624     list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 625   }
 626 }
 627
 628 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 629 // a two-value operand where a dag node expects two operands. :(
 630 let isBranch = 1, isTerminator = 1 in
 631   def tBcc : T1I<(outs), (ins thumb_bcc_target:$target, pred:$p), IIC_Br,
 632                  "b${p}\t$target",
 633                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 634              T1BranchCond<{1,1,0,1}>, Sched<[WriteBr]> {
 635   bits<4> p;
 636   bits<8> target;
 637   let Inst{11-8} = p;
 638   let Inst{7-0} = target;
 639   let AsmMatchConverter = "cvtThumbBranches";
 640 }
 641
 642
 643 // Tail calls
 644 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
 645   // IOS versions.
 646   let Uses = [SP] in {
 647     def tTAILJMPr : tPseudoExpand<(outs), (ins tcGPR:$dst),
 648                      4, IIC_Br, [],
 649                      (tBX GPR:$dst, (ops 14, zero_reg))>,
 650                      Requires<[IsThumb]>, Sched<[WriteBr]>;
 651   }
 652   // tTAILJMPd: MachO version uses a Thumb2 branch (no Thumb1 tail calls
 653   // on MachO), so it's in ARMInstrThumb2.td.
 654   // Non-MachO version:
 655   let Uses = [SP] in {
 656     def tTAILJMPdND : tPseudoExpand<(outs),
 657                    (ins t_brtarget:$dst, pred:$p),
 658                    4, IIC_Br, [],
 659                    (tB t_brtarget:$dst, pred:$p)>,
 660                  Requires<[IsThumb, IsNotMachO]>, Sched<[WriteBr]>;
 661   }
 662 }
 663
 664
 665 // A8.6.218 Supervisor Call (Software Interrupt)
 666 // A8.6.16 B: Encoding T1
 667 // If Inst{11-8} == 0b1111 then SEE SVC
 668 let isCall = 1, Uses = [SP] in
 669 def tSVC : T1pI<(outs), (ins imm0_255:$imm), IIC_Br,
 670                 "svc", "\t$imm", []>, Encoding16, Sched<[WriteBr]> {
 671   bits<8> imm;
 672   let Inst{15-12} = 0b1101;
 673   let Inst{11-8}  = 0b1111;
 674   let Inst{7-0}   = imm;
 675 }
 676
 677 // The assembler uses 0xDEFE for a trap instruction.
 678 let isBarrier = 1, isTerminator = 1 in
 679 def tTRAP : TI<(outs), (ins), IIC_Br,
 680                "trap", [(trap)]>, Encoding16, Sched<[WriteBr]> {
 681   let Inst = 0xdefe;
 682 }
 683
 684 //===----------------------------------------------------------------------===//
 685 //  Load Store Instructions.
 686 //
 687
 688 // PC-relative loads need to be matched first as constant pool accesses need to
 689 // always be PC-relative. We do this using AddedComplexity, as the pattern is
 690 // simpler than the patterns of the other load instructions.
 691 let canFoldAsLoad = 1, isReMaterializable = 1, AddedComplexity = 10 in
 692 def tLDRpci : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_pc:$addr), IIC_iLoad_i,
 693                   "ldr", "\t$Rt, $addr",
 694                   [(set tGPR:$Rt, (load (ARMWrapper tconstpool:$addr)))]>,
 695               T1Encoding<{0,1,0,0,1,?}>, Sched<[WriteLd]> {
 696   // A6.2 & A8.6.59
 697   bits<3> Rt;
 698   bits<8> addr;
 699   let Inst{10-8} = Rt;
 700   let Inst{7-0}  = addr;
 701 }
 702
 703 // SP-relative loads should be matched before standard immediate-offset loads as
 704 // it means we avoid having to move SP to another register.
 705 let canFoldAsLoad = 1 in
 706 def tLDRspi : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 707                     "ldr", "\t$Rt, $addr",
 708                     [(set tGPR:$Rt, (load t_addrmode_sp:$addr))]>,
 709               T1LdStSP<{1,?,?}>, Sched<[WriteLd]> {
 710   bits<3> Rt;
 711   bits<8> addr;
 712   let Inst{10-8} = Rt;
 713   let Inst{7-0} = addr;
 714 }
 715
 716 // Loads: reg/reg and reg/imm5
 717 let canFoldAsLoad = 1, isReMaterializable = 1 in
 718 multiclass thumb_ld_rr_ri_enc<bits<3> reg_opc, bits<4> imm_opc,
 719                               Operand AddrMode_r, Operand AddrMode_i,
 720                               AddrMode am, InstrItinClass itin_r,
 721                               InstrItinClass itin_i, string asm,
 722                               PatFrag opnode> {
 723   // Immediate-offset loads should be matched before register-offset loads as
 724   // when the offset is a constant it's simpler to first check if it fits in the
 725   // immediate offset field then fall back to register-offset if it doesn't.
 726   def i : // reg/imm5
 727     T1pILdStEncodeImm<imm_opc, 1 /* Load */,
 728                       (outs tGPR:$Rt), (ins AddrMode_i:$addr),
 729                       am, itin_i, asm, "\t$Rt, $addr",
 730                       [(set tGPR:$Rt, (opnode AddrMode_i:$addr))]>;
 731   // Register-offset loads are matched last.
 732   def r : // reg/reg
 733     T1pILdStEncode<reg_opc,
 734                    (outs tGPR:$Rt), (ins AddrMode_r:$addr),
 735                    am, itin_r, asm, "\t$Rt, $addr",
 736                    [(set tGPR:$Rt, (opnode AddrMode_r:$addr))]>;
 737 }
 738 // Stores: reg/reg and reg/imm5
 739 multiclass thumb_st_rr_ri_enc<bits<3> reg_opc, bits<4> imm_opc,
 740                               Operand AddrMode_r, Operand AddrMode_i,
 741                               AddrMode am, InstrItinClass itin_r,
 742                               InstrItinClass itin_i, string asm,
 743                               PatFrag opnode> {
 744   def i : // reg/imm5
 745     T1pILdStEncodeImm<imm_opc, 0 /* Store */,
 746                       (outs), (ins tGPR:$Rt, AddrMode_i:$addr),
 747                       am, itin_i, asm, "\t$Rt, $addr",
 748                       [(opnode tGPR:$Rt, AddrMode_i:$addr)]>;
 749   def r : // reg/reg
 750     T1pILdStEncode<reg_opc,
 751                    (outs), (ins tGPR:$Rt, AddrMode_r:$addr),
 752                    am, itin_r, asm, "\t$Rt, $addr",
 753                    [(opnode tGPR:$Rt, AddrMode_r:$addr)]>;
 754 }
 755
 756 // A8.6.57 & A8.6.60
 757 defm tLDR  : thumb_ld_rr_ri_enc<0b100, 0b0110, t_addrmode_rr,
 758                                 t_addrmode_is4, AddrModeT1_4,
 759                                 IIC_iLoad_r, IIC_iLoad_i, "ldr",
 760                                 load>, Sched<[WriteLd]>;
 761
 762 // A8.6.64 & A8.6.61
 763 defm tLDRB : thumb_ld_rr_ri_enc<0b110, 0b0111, t_addrmode_rr,
 764                                 t_addrmode_is1, AddrModeT1_1,
 765                                 IIC_iLoad_bh_r, IIC_iLoad_bh_i, "ldrb",
 766                                 zextloadi8>, Sched<[WriteLd]>;
 767
 768 // A8.6.76 & A8.6.73
 769 defm tLDRH : thumb_ld_rr_ri_enc<0b101, 0b1000, t_addrmode_rr,
 770                                 t_addrmode_is2, AddrModeT1_2,
 771                                 IIC_iLoad_bh_r, IIC_iLoad_bh_i, "ldrh",
 772                                 zextloadi16>, Sched<[WriteLd]>;
 773
 774 let AddedComplexity = 10 in
 775 def tLDRSB :                    // A8.6.80
 776   T1pILdStEncode<0b011, (outs tGPR:$Rt), (ins t_addrmode_rr_sext:$addr),
 777                  AddrModeT1_1, IIC_iLoad_bh_r,
 778                  "ldrsb", "\t$Rt, $addr",
 779                  [(set tGPR:$Rt, (sextloadi8 t_addrmode_rr_sext:$addr))]>, Sched<[WriteLd]>;
 780
 781 let AddedComplexity = 10 in
 782 def tLDRSH :                    // A8.6.84
 783   T1pILdStEncode<0b111, (outs tGPR:$Rt), (ins t_addrmode_rr_sext:$addr),
 784                  AddrModeT1_2, IIC_iLoad_bh_r,
 785                  "ldrsh", "\t$Rt, $addr",
 786                  [(set tGPR:$Rt, (sextloadi16 t_addrmode_rr_sext:$addr))]>, Sched<[WriteLd]>;
 787
 788
 789 def tSTRspi : T1pIs<(outs), (ins tGPR:$Rt, t_addrmode_sp:$addr), IIC_iStore_i,
 790                     "str", "\t$Rt, $addr",
 791                     [(store tGPR:$Rt, t_addrmode_sp:$addr)]>,
 792               T1LdStSP<{0,?,?}>, Sched<[WriteST]> {
 793   bits<3> Rt;
 794   bits<8> addr;
 795   let Inst{10-8} = Rt;
 796   let Inst{7-0} = addr;
 797 }
 798
 799 // A8.6.194 & A8.6.192
 800 defm tSTR  : thumb_st_rr_ri_enc<0b000, 0b0110, t_addrmode_rr,
 801                                 t_addrmode_is4, AddrModeT1_4,
 802                                 IIC_iStore_r, IIC_iStore_i, "str",
 803                                 store>, Sched<[WriteST]>;
 804
 805 // A8.6.197 & A8.6.195
 806 defm tSTRB : thumb_st_rr_ri_enc<0b010, 0b0111, t_addrmode_rr,
 807                                 t_addrmode_is1, AddrModeT1_1,
 808                                 IIC_iStore_bh_r, IIC_iStore_bh_i, "strb",
 809                                 truncstorei8>, Sched<[WriteST]>;
 810
 811 // A8.6.207 & A8.6.205
 812 defm tSTRH : thumb_st_rr_ri_enc<0b001, 0b1000, t_addrmode_rr,
 813                                t_addrmode_is2, AddrModeT1_2,
 814                                IIC_iStore_bh_r, IIC_iStore_bh_i, "strh",
 815                                truncstorei16>, Sched<[WriteST]>;
 816
 817
 818 //===----------------------------------------------------------------------===//
 819 //  Load / store multiple Instructions.
 820 //
 821
 822 // These require base address to be written back or one of the loaded regs.
 823 let hasSideEffects = 0 in {
 824
 825 let mayLoad = 1, hasExtraDefRegAllocReq = 1, variadicOpsAreDefs = 1 in
 826 def tLDMIA : T1I<(outs), (ins tGPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 827         IIC_iLoad_m, "ldm${p}\t$Rn, $regs", []>, T1Encoding<{1,1,0,0,1,?}> {
 828   bits<3> Rn;
 829   bits<8> regs;
 830   let Inst{10-8} = Rn;
 831   let Inst{7-0}  = regs;
 832 }
 833
 834 // Writeback version is just a pseudo, as there's no encoding difference.
 835 // Writeback happens iff the base register is not in the destination register
 836 // list.
 837 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 838 def tLDMIA_UPD :
 839     InstTemplate<AddrModeNone, 0, IndexModeNone, Pseudo, GenericDomain,
 840                  "$Rn = $wb", IIC_iLoad_mu>,
 841     PseudoInstExpansion<(tLDMIA tGPR:$Rn, pred:$p, reglist:$regs)> {
 842   let Size = 2;
 843   let OutOperandList = (outs tGPR:$wb);
 844   let InOperandList = (ins tGPR:$Rn, pred:$p, reglist:$regs, variable_ops);
 845   let Pattern = [];
 846   let isCodeGenOnly = 1;
 847   let isPseudo = 1;
 848   list<Predicate> Predicates = [IsThumb];
 849 }
 850
 851 // There is no non-writeback version of STM for Thumb.
 852 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 853 def tSTMIA_UPD : Thumb1I<(outs tGPR:$wb),
 854                          (ins tGPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 855                          AddrModeNone, 2, IIC_iStore_mu,
 856                          "stm${p}\t$Rn!, $regs", "$Rn = $wb", []>,
 857                      T1Encoding<{1,1,0,0,0,?}> {
 858   bits<3> Rn;
 859   bits<8> regs;
 860   let Inst{10-8} = Rn;
 861   let Inst{7-0}  = regs;
 862 }
 863
 864 } // hasSideEffects
 865
 866 def : InstAlias<"ldm${p} $Rn!, $regs",
 867                 (tLDMIA tGPR:$Rn, pred:$p, reglist:$regs), 0>,
 868         Requires<[IsThumb, IsThumb1Only]>;
 869
 870 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1,
 871     variadicOpsAreDefs = 1 in
 872 def tPOP : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 873                IIC_iPop,
 874                "pop${p}\t$regs", []>,
 875            T1Misc<{1,1,0,?,?,?,?}>, Sched<[WriteLd]> {
 876   bits<16> regs;
 877   let Inst{8}   = regs{15};
 878   let Inst{7-0} = regs{7-0};
 879 }
 880
 881 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 882 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 883                 IIC_iStore_m,
 884                 "push${p}\t$regs", []>,
 885             T1Misc<{0,1,0,?,?,?,?}>, Sched<[WriteST]> {
 886   bits<16> regs;
 887   let Inst{8}   = regs{14};
 888   let Inst{7-0} = regs{7-0};
 889 }
 890
 891 //===----------------------------------------------------------------------===//
 892 //  Arithmetic Instructions.
 893 //
 894
 895 // Helper classes for encoding T1pI patterns:
 896 class T1pIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 897                    string opc, string asm, list<dag> pattern>
 898     : T1pI<oops, iops, itin, opc, asm, pattern>,
 899       T1DataProcessing<opA> {
 900   bits<3> Rm;
 901   bits<3> Rn;
 902   let Inst{5-3} = Rm;
 903   let Inst{2-0} = Rn;
 904 }
 905 class T1pIMiscEncode<bits<7> opA, dag oops, dag iops, InstrItinClass itin,
 906                      string opc, string asm, list<dag> pattern>
 907     : T1pI<oops, iops, itin, opc, asm, pattern>,
 908       T1Misc<opA> {
 909   bits<3> Rm;
 910   bits<3> Rd;
 911   let Inst{5-3} = Rm;
 912   let Inst{2-0} = Rd;
 913 }
 914
 915 // Helper classes for encoding T1sI patterns:
 916 class T1sIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 917                    string opc, string asm, list<dag> pattern>
 918     : T1sI<oops, iops, itin, opc, asm, pattern>,
 919       T1DataProcessing<opA> {
 920   bits<3> Rd;
 921   bits<3> Rn;
 922   let Inst{5-3} = Rn;
 923   let Inst{2-0} = Rd;
 924 }
 925 class T1sIGenEncode<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 926                     string opc, string asm, list<dag> pattern>
 927     : T1sI<oops, iops, itin, opc, asm, pattern>,
 928       T1General<opA> {
 929   bits<3> Rm;
 930   bits<3> Rn;
 931   bits<3> Rd;
 932   let Inst{8-6} = Rm;
 933   let Inst{5-3} = Rn;
 934   let Inst{2-0} = Rd;
 935 }
 936 class T1sIGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 937                        string opc, string asm, list<dag> pattern>
 938     : T1sI<oops, iops, itin, opc, asm, pattern>,
 939       T1General<opA> {
 940   bits<3> Rd;
 941   bits<3> Rm;
 942   let Inst{5-3} = Rm;
 943   let Inst{2-0} = Rd;
 944 }
 945
 946 // Helper classes for encoding T1sIt patterns:
 947 class T1sItDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 948                     string opc, string asm, list<dag> pattern>
 949     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 950       T1DataProcessing<opA> {
 951   bits<3> Rdn;
 952   bits<3> Rm;
 953   let Inst{5-3} = Rm;
 954   let Inst{2-0} = Rdn;
 955 }
 956 class T1sItGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 957                         string opc, string asm, list<dag> pattern>
 958     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 959       T1General<opA> {
 960   bits<3> Rdn;
 961   bits<8> imm8;
 962   let Inst{10-8} = Rdn;
 963   let Inst{7-0}  = imm8;
 964 }
 965
 966 let isAdd = 1 in {
 967   // Add with carry register
 968   let isCommutable = 1, Uses = [CPSR] in
 969   def tADC :                      // A8.6.2
 970     T1sItDPEncode<0b0101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
 971                   "adc", "\t$Rdn, $Rm",
 972                   []>, Sched<[WriteALU]>;
 973
 974   // Add immediate
 975   def tADDi3 :                    // A8.6.4 T1
 976     T1sIGenEncodeImm<0b01110, (outs tGPR:$Rd), (ins tGPR:$Rm, imm0_7:$imm3),
 977                      IIC_iALUi,
 978                      "add", "\t$Rd, $Rm, $imm3",
 979                      [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7:$imm3))]>,
 980                      Sched<[WriteALU]> {
 981     bits<3> imm3;
 982     let Inst{8-6} = imm3;
 983   }
 984
 985   def tADDi8 :                    // A8.6.4 T2
 986     T1sItGenEncodeImm<{1,1,0,?,?}, (outs tGPR:$Rdn),
 987                       (ins tGPR:$Rn, imm0_255:$imm8), IIC_iALUi,
 988                       "add", "\t$Rdn, $imm8",
 989                       [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255:$imm8))]>,
 990                       Sched<[WriteALU]>;
 991
 992   // Add register
 993   let isCommutable = 1 in
 994   def tADDrr :                    // A8.6.6 T1
 995     T1sIGenEncode<0b01100, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
 996                   IIC_iALUr,
 997                   "add", "\t$Rd, $Rn, $Rm",
 998                   [(set tGPR:$Rd, (add tGPR:$Rn, tGPR:$Rm))]>, Sched<[WriteALU]>;
 999
1000   /// Similar to the above except these set the 's' bit so the
1001   /// instruction modifies the CPSR register.
1002   ///
1003   /// These opcodes will be converted to the real non-S opcodes by
1004   /// AdjustInstrPostInstrSelection after giving then an optional CPSR operand.
1005   let hasPostISelHook = 1, Defs = [CPSR] in {
1006     let isCommutable = 1, Uses = [CPSR] in
1007     def tADCS : tPseudoInst<(outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1008                             2, IIC_iALUr,
1009                             [(set tGPR:$Rdn, CPSR, (ARMadde tGPR:$Rn, tGPR:$Rm,
1010                                                             CPSR))]>,
1011                 Requires<[IsThumb1Only]>,
1012                 Sched<[WriteALU]>;
1013
1014     def tADDSi3 : tPseudoInst<(outs tGPR:$Rd), (ins tGPR:$Rm, imm0_7:$imm3),
1015                               2, IIC_iALUi,
1016                               [(set tGPR:$Rd, CPSR, (ARMaddc tGPR:$Rm,
1017                                                              imm0_7:$imm3))]>,
1018                   Requires<[IsThumb1Only]>,
1019                   Sched<[WriteALU]>;
1020
1021     def tADDSi8 : tPseudoInst<(outs tGPR:$Rdn), (ins tGPR:$Rn, imm0_255:$imm8),
1022                               2, IIC_iALUi,
1023                               [(set tGPR:$Rdn, CPSR, (ARMaddc tGPR:$Rn,
1024                                                       imm8_255:$imm8))]>,
1025                   Requires<[IsThumb1Only]>,
1026                   Sched<[WriteALU]>;
1027
1028     let isCommutable = 1 in
1029     def tADDSrr : tPseudoInst<(outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
1030                               2, IIC_iALUr,
1031                               [(set tGPR:$Rd, CPSR, (ARMaddc tGPR:$Rn,
1032                                                              tGPR:$Rm))]>,
1033                   Requires<[IsThumb1Only]>,
1034                   Sched<[WriteALU]>;
1035   }
1036
1037   let hasSideEffects = 0 in
1038   def tADDhirr : T1pIt<(outs GPR:$Rdn), (ins GPR:$Rn, GPR:$Rm), IIC_iALUr,
1039                        "add", "\t$Rdn, $Rm", []>,
1040                  T1Special<{0,0,?,?}>, Sched<[WriteALU]> {
1041     // A8.6.6 T2
1042     bits<4> Rdn;
1043     bits<4> Rm;
1044     let Inst{7}   = Rdn{3};
1045     let Inst{6-3} = Rm;
1046     let Inst{2-0} = Rdn{2-0};
1047   }
1048 }
1049
1050 // Thumb has more flexible short encodings for ADD than ORR, so use those where
1051 // possible.
1052 def : T1Pat<(or AddLikeOrOp:$Rn, imm0_7:$imm), (tADDi3 $Rn, imm0_7:$imm)>;
1053
1054 def : T1Pat<(or AddLikeOrOp:$Rn, imm8_255:$imm), (tADDi8 $Rn, imm8_255:$imm)>;
1055
1056 def : T1Pat<(or AddLikeOrOp:$Rn, tGPR:$Rm), (tADDrr $Rn, $Rm)>;
1057
1058
1059 def : tInstAlias <"add${s}${p} $Rdn, $Rm",
1060                  (tADDrr tGPR:$Rdn,s_cc_out:$s, tGPR:$Rdn, tGPR:$Rm, pred:$p)>;
1061
1062 def : tInstSubst<"sub${s}${p} $rd, $rn, $imm",
1063                  (tADDi3 tGPR:$rd, s_cc_out:$s, tGPR:$rn, mod_imm1_7_neg:$imm, pred:$p)>;
1064 def : tInstSubst<"sub${s}${p} $rdn, $imm",
1065                  (tADDi8 tGPR:$rdn, s_cc_out:$s, mod_imm8_255_neg:$imm, pred:$p)>;
1066
1067
1068 // AND register
1069 let isCommutable = 1 in
1070 def tAND :                      // A8.6.12
1071   T1sItDPEncode<0b0000, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1072                 IIC_iBITr,
1073                 "and", "\t$Rdn, $Rm",
1074                 [(set tGPR:$Rdn, (and tGPR:$Rn, tGPR:$Rm))]>, Sched<[WriteALU]>;
1075
1076 // ASR immediate
1077 def tASRri :                    // A8.6.14
1078   T1sIGenEncodeImm<{0,1,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, imm_sr:$imm5),
1079                    IIC_iMOVsi,
1080                    "asr", "\t$Rd, $Rm, $imm5",
1081                    [(set tGPR:$Rd, (sra tGPR:$Rm, (i32 imm_sr:$imm5)))]>,
1082                    Sched<[WriteALU]> {
1083   bits<5> imm5;
1084   let Inst{10-6} = imm5;
1085 }
1086
1087 // ASR register
1088 def tASRrr :                    // A8.6.15
1089   T1sItDPEncode<0b0100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1090                 IIC_iMOVsr,
1091                 "asr", "\t$Rdn, $Rm",
1092                 [(set tGPR:$Rdn, (sra tGPR:$Rn, tGPR:$Rm))]>, Sched<[WriteALU]>;
1093
1094 // BIC register
1095 def tBIC :                      // A8.6.20
1096   T1sItDPEncode<0b1110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1097                 IIC_iBITr,
1098                 "bic", "\t$Rdn, $Rm",
1099                 [(set tGPR:$Rdn, (and tGPR:$Rn, (not tGPR:$Rm)))]>,
1100                 Sched<[WriteALU]>;
1101
1102 // CMN register
1103 let isCompare = 1, Defs = [CPSR] in {
1104 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
1105 //       Compare-to-zero still works out, just not the relationals
1106 //def tCMN :                     // A8.6.33
1107 //  T1pIDPEncode<0b1011, (outs), (ins tGPR:$lhs, tGPR:$rhs),
1108 //               IIC_iCMPr,
1109 //               "cmn", "\t$lhs, $rhs",
1110 //               [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>;
1111
1112 def tCMNz :                     // A8.6.33
1113   T1pIDPEncode<0b1011, (outs), (ins tGPR:$Rn, tGPR:$Rm),
1114                IIC_iCMPr,
1115                "cmn", "\t$Rn, $Rm",
1116                [(ARMcmpZ tGPR:$Rn, (ineg tGPR:$Rm))]>, Sched<[WriteCMP]>;
1117
1118 } // isCompare = 1, Defs = [CPSR]
1119
1120 // CMP immediate
1121 let isCompare = 1, Defs = [CPSR] in {
1122 def tCMPi8 : T1pI<(outs), (ins tGPR:$Rn, imm0_255:$imm8), IIC_iCMPi,
1123                   "cmp", "\t$Rn, $imm8",
1124                   [(ARMcmp tGPR:$Rn, imm0_255:$imm8)]>,
1125              T1General<{1,0,1,?,?}>, Sched<[WriteCMP]> {
1126   // A8.6.35
1127   bits<3> Rn;
1128   bits<8> imm8;
1129   let Inst{10-8} = Rn;
1130   let Inst{7-0}  = imm8;
1131 }
1132
1133 // CMP register
1134 def tCMPr :                     // A8.6.36 T1
1135   T1pIDPEncode<0b1010, (outs), (ins tGPR:$Rn, tGPR:$Rm),
1136                IIC_iCMPr,
1137                "cmp", "\t$Rn, $Rm",
1138                [(ARMcmp tGPR:$Rn, tGPR:$Rm)]>, Sched<[WriteCMP]>;
1139
1140 def tCMPhir : T1pI<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_iCMPr,
1141                    "cmp", "\t$Rn, $Rm", []>,
1142               T1Special<{0,1,?,?}>, Sched<[WriteCMP]> {
1143   // A8.6.36 T2
1144   bits<4> Rm;
1145   bits<4> Rn;
1146   let Inst{7}   = Rn{3};
1147   let Inst{6-3} = Rm;
1148   let Inst{2-0} = Rn{2-0};
1149 }
1150 } // isCompare = 1, Defs = [CPSR]
1151
1152
1153 // XOR register
1154 let isCommutable = 1 in
1155 def tEOR :                      // A8.6.45
1156   T1sItDPEncode<0b0001, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1157                 IIC_iBITr,
1158                 "eor", "\t$Rdn, $Rm",
1159                 [(set tGPR:$Rdn, (xor tGPR:$Rn, tGPR:$Rm))]>, Sched<[WriteALU]>;
1160
1161 // LSL immediate
1162 def tLSLri :                    // A8.6.88
1163   T1sIGenEncodeImm<{0,0,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, imm0_31:$imm5),
1164                    IIC_iMOVsi,
1165                    "lsl", "\t$Rd, $Rm, $imm5",
1166                    [(set tGPR:$Rd, (shl tGPR:$Rm, (i32 imm:$imm5)))]>,
1167                    Sched<[WriteALU]> {
1168   bits<5> imm5;
1169   let Inst{10-6} = imm5;
1170 }
1171
1172 // LSL register
1173 def tLSLrr :                    // A8.6.89
1174   T1sItDPEncode<0b0010, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1175                 IIC_iMOVsr,
1176                 "lsl", "\t$Rdn, $Rm",
1177                 [(set tGPR:$Rdn, (shl tGPR:$Rn, tGPR:$Rm))]>, Sched<[WriteALU]>;
1178
1179 // LSR immediate
1180 def tLSRri :                    // A8.6.90
1181   T1sIGenEncodeImm<{0,0,1,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, imm_sr:$imm5),
1182                    IIC_iMOVsi,
1183                    "lsr", "\t$Rd, $Rm, $imm5",
1184                    [(set tGPR:$Rd, (srl tGPR:$Rm, (i32 imm_sr:$imm5)))]>,
1185                    Sched<[WriteALU]> {
1186   bits<5> imm5;
1187   let Inst{10-6} = imm5;
1188 }
1189
1190 // LSR register
1191 def tLSRrr :                    // A8.6.91
1192   T1sItDPEncode<0b0011, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1193                 IIC_iMOVsr,
1194                 "lsr", "\t$Rdn, $Rm",
1195                 [(set tGPR:$Rdn, (srl tGPR:$Rn, tGPR:$Rm))]>, Sched<[WriteALU]>;
1196
1197 // Move register
1198 let isMoveImm = 1 in
1199 def tMOVi8 : T1sI<(outs tGPR:$Rd), (ins imm0_255:$imm8), IIC_iMOVi,
1200                   "mov", "\t$Rd, $imm8",
1201                   [(set tGPR:$Rd, imm0_255:$imm8)]>,
1202              T1General<{1,0,0,?,?}>, Sched<[WriteALU]> {
1203   // A8.6.96
1204   bits<3> Rd;
1205   bits<8> imm8;
1206   let Inst{10-8} = Rd;
1207   let Inst{7-0}  = imm8;
1208 }
1209 // Because we have an explicit tMOVSr below, we need an alias to handle
1210 // the immediate "movs" form here. Blech.
1211 def : tInstAlias <"movs $Rdn, $imm",
1212                  (tMOVi8 tGPR:$Rdn, CPSR, imm0_255:$imm, 14, 0)>;
1213
1214 // A7-73: MOV(2) - mov setting flag.
1215
1216 let hasSideEffects = 0, isMoveReg = 1 in {
1217 def tMOVr : Thumb1pI<(outs GPR:$Rd), (ins GPR:$Rm), AddrModeNone,
1218                       2, IIC_iMOVr,
1219                       "mov", "\t$Rd, $Rm", "", []>,
1220                   T1Special<{1,0,?,?}>, Sched<[WriteALU]> {
1221   // A8.6.97
1222   bits<4> Rd;
1223   bits<4> Rm;
1224   let Inst{7}   = Rd{3};
1225   let Inst{6-3} = Rm;
1226   let Inst{2-0} = Rd{2-0};
1227 }
1228 let Defs = [CPSR] in
1229 def tMOVSr      : T1I<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iMOVr,
1230                       "movs\t$Rd, $Rm", []>, Encoding16, Sched<[WriteALU]> {
1231   // A8.6.97
1232   bits<3> Rd;
1233   bits<3> Rm;
1234   let Inst{15-6} = 0b0000000000;
1235   let Inst{5-3}  = Rm;
1236   let Inst{2-0}  = Rd;
1237 }
1238 } // hasSideEffects
1239
1240 // Multiply register
1241 let isCommutable = 1 in
1242 def tMUL :                      // A8.6.105 T1
1243   Thumb1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm), AddrModeNone, 2,
1244            IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm", "$Rm = $Rd",
1245            [(set tGPR:$Rd, (mul tGPR:$Rn, tGPR:$Rm))]>,
1246       T1DataProcessing<0b1101>, Sched<[WriteMUL32, ReadMUL, ReadMUL]> {
1247   bits<3> Rd;
1248   bits<3> Rn;
1249   let Inst{5-3} = Rn;
1250   let Inst{2-0} = Rd;
1251   let AsmMatchConverter = "cvtThumbMultiply";
1252 }
1253
1254 def :tInstAlias<"mul${s}${p} $Rdm, $Rn", (tMUL tGPR:$Rdm, s_cc_out:$s, tGPR:$Rn,
1255                                                pred:$p)>;
1256
1257 // Move inverse register
1258 def tMVN :                      // A8.6.107
1259   T1sIDPEncode<0b1111, (outs tGPR:$Rd), (ins tGPR:$Rn), IIC_iMVNr,
1260                "mvn", "\t$Rd, $Rn",
1261                [(set tGPR:$Rd, (not tGPR:$Rn))]>, Sched<[WriteALU]>;
1262
1263 // Bitwise or register
1264 let isCommutable = 1 in
1265 def tORR :                      // A8.6.114
1266   T1sItDPEncode<0b1100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1267                 IIC_iBITr,
1268                 "orr", "\t$Rdn, $Rm",
1269                 [(set tGPR:$Rdn, (or tGPR:$Rn, tGPR:$Rm))]>, Sched<[WriteALU]>;
1270
1271 // Swaps
1272 def tREV :                      // A8.6.134
1273   T1pIMiscEncode<{1,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1274                  IIC_iUNAr,
1275                  "rev", "\t$Rd, $Rm",
1276                  [(set tGPR:$Rd, (bswap tGPR:$Rm))]>,
1277                  Requires<[IsThumb, IsThumb1Only, HasV6]>, Sched<[WriteALU]>;
1278
1279 def tREV16 :                    // A8.6.135
1280   T1pIMiscEncode<{1,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1281                  IIC_iUNAr,
1282                  "rev16", "\t$Rd, $Rm",
1283              [(set tGPR:$Rd, (rotr (bswap tGPR:$Rm), (i32 16)))]>,
1284                 Requires<[IsThumb, IsThumb1Only, HasV6]>, Sched<[WriteALU]>;
1285
1286 def tREVSH :                    // A8.6.136
1287   T1pIMiscEncode<{1,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1288                  IIC_iUNAr,
1289                  "revsh", "\t$Rd, $Rm",
1290                  [(set tGPR:$Rd, (sra (bswap tGPR:$Rm), (i32 16)))]>,
1291                  Requires<[IsThumb, IsThumb1Only, HasV6]>, Sched<[WriteALU]>;
1292
1293 // Rotate right register
1294 def tROR :                      // A8.6.139
1295   T1sItDPEncode<0b0111, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1296                 IIC_iMOVsr,
1297                 "ror", "\t$Rdn, $Rm",
1298                 [(set tGPR:$Rdn, (rotr tGPR:$Rn, tGPR:$Rm))]>,
1299                 Sched<[WriteALU]>;
1300
1301 // Negate register
1302 def tRSB :                      // A8.6.141
1303   T1sIDPEncode<0b1001, (outs tGPR:$Rd), (ins tGPR:$Rn),
1304                IIC_iALUi,
1305                "rsb", "\t$Rd, $Rn, #0",
1306                [(set tGPR:$Rd, (ineg tGPR:$Rn))]>, Sched<[WriteALU]>;
1307
1308 // Subtract with carry register
1309 let Uses = [CPSR] in
1310 def tSBC :                      // A8.6.151
1311   T1sItDPEncode<0b0110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1312                 IIC_iALUr,
1313                 "sbc", "\t$Rdn, $Rm",
1314                 []>,
1315                 Sched<[WriteALU]>;
1316
1317 // Subtract immediate
1318 def tSUBi3 :                    // A8.6.210 T1
1319   T1sIGenEncodeImm<0b01111, (outs tGPR:$Rd), (ins tGPR:$Rm, imm0_7:$imm3),
1320                    IIC_iALUi,
1321                    "sub", "\t$Rd, $Rm, $imm3",
1322                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7_neg:$imm3))]>,
1323                    Sched<[WriteALU]> {
1324   bits<3> imm3;
1325   let Inst{8-6} = imm3;
1326 }
1327
1328 def tSUBi8 :                    // A8.6.210 T2
1329   T1sItGenEncodeImm<{1,1,1,?,?}, (outs tGPR:$Rdn),
1330                     (ins tGPR:$Rn, imm0_255:$imm8), IIC_iALUi,
1331                     "sub", "\t$Rdn, $imm8",
1332                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255_neg:$imm8))]>,
1333                     Sched<[WriteALU]>;
1334
1335 def : tInstSubst<"add${s}${p} $rd, $rn, $imm",
1336                  (tSUBi3 tGPR:$rd, s_cc_out:$s, tGPR:$rn, mod_imm1_7_neg:$imm, pred:$p)>;
1337
1338
1339 def : tInstSubst<"add${s}${p} $rdn, $imm",
1340                  (tSUBi8 tGPR:$rdn, s_cc_out:$s, mod_imm8_255_neg:$imm, pred:$p)>;
1341
1342
1343 // Subtract register
1344 def tSUBrr :                    // A8.6.212
1345   T1sIGenEncode<0b01101, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
1346                 IIC_iALUr,
1347                 "sub", "\t$Rd, $Rn, $Rm",
1348                 [(set tGPR:$Rd, (sub tGPR:$Rn, tGPR:$Rm))]>,
1349                 Sched<[WriteALU]>;
1350
1351 def : tInstAlias <"sub${s}${p} $Rdn, $Rm",
1352                  (tSUBrr tGPR:$Rdn,s_cc_out:$s, tGPR:$Rdn, tGPR:$Rm, pred:$p)>;
1353
1354 /// Similar to the above except these set the 's' bit so the
1355 /// instruction modifies the CPSR register.
1356 ///
1357 /// These opcodes will be converted to the real non-S opcodes by
1358 /// AdjustInstrPostInstrSelection after giving then an optional CPSR operand.
1359 let hasPostISelHook = 1, Defs = [CPSR] in {
1360   let Uses = [CPSR] in
1361   def tSBCS : tPseudoInst<(outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1362                           2, IIC_iALUr,
1363                           [(set tGPR:$Rdn, CPSR, (ARMsube tGPR:$Rn, tGPR:$Rm,
1364                                                           CPSR))]>,
1365               Requires<[IsThumb1Only]>,
1366               Sched<[WriteALU]>;
1367
1368   def tSUBSi3 : tPseudoInst<(outs tGPR:$Rd), (ins tGPR:$Rm, imm0_7:$imm3),
1369                             2, IIC_iALUi,
1370                             [(set tGPR:$Rd, CPSR, (ARMsubc tGPR:$Rm,
1371                                                            imm0_7:$imm3))]>,
1372                 Requires<[IsThumb1Only]>,
1373                 Sched<[WriteALU]>;
1374
1375   def tSUBSi8 : tPseudoInst<(outs tGPR:$Rdn), (ins tGPR:$Rn, imm0_255:$imm8),
1376                             2, IIC_iALUi,
1377                             [(set tGPR:$Rdn, CPSR, (ARMsubc tGPR:$Rn,
1378                                                             imm8_255:$imm8))]>,
1379                 Requires<[IsThumb1Only]>,
1380                 Sched<[WriteALU]>;
1381
1382   def tSUBSrr : tPseudoInst<(outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
1383                             2, IIC_iALUr,
1384                             [(set tGPR:$Rd, CPSR, (ARMsubc tGPR:$Rn,
1385                                                            tGPR:$Rm))]>,
1386                 Requires<[IsThumb1Only]>,
1387                 Sched<[WriteALU]>;
1388
1389   def tRSBS   : tPseudoInst<(outs tGPR:$Rd), (ins tGPR:$Rn),
1390                             2, IIC_iALUr,
1391                             [(set tGPR:$Rd, CPSR, (ARMsubc 0, tGPR:$Rn))]>,
1392                 Requires<[IsThumb1Only]>,
1393                 Sched<[WriteALU]>;
1394
1395   def tLSLSri : tPseudoInst<(outs tGPR:$Rd), (ins tGPR:$Rn, imm0_31:$imm5),
1396                             2, IIC_iALUr,
1397                             [(set tGPR:$Rd, CPSR, (ARMlsls tGPR:$Rn, imm0_31:$imm5))]>,
1398                 Requires<[IsThumb1Only]>,
1399                 Sched<[WriteALU]>;
1400 }
1401
1402
1403 def : T1Pat<(ARMsubs tGPR:$Rn, tGPR:$Rm), (tSUBSrr $Rn, $Rm)>;
1404 def : T1Pat<(ARMsubs tGPR:$Rn, imm0_7:$imm3), (tSUBSi3 $Rn, imm0_7:$imm3)>;
1405 def : T1Pat<(ARMsubs tGPR:$Rn, imm0_255:$imm8), (tSUBSi8 $Rn, imm0_255:$imm8)>;
1406
1407
1408 // Sign-extend byte
1409 def tSXTB :                     // A8.6.222
1410   T1pIMiscEncode<{0,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1411                  IIC_iUNAr,
1412                  "sxtb", "\t$Rd, $Rm",
1413                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i8))]>,
1414                  Requires<[IsThumb, IsThumb1Only, HasV6]>,
1415                  Sched<[WriteALU]>;
1416
1417 // Sign-extend short
1418 def tSXTH :                     // A8.6.224
1419   T1pIMiscEncode<{0,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1420                  IIC_iUNAr,
1421                  "sxth", "\t$Rd, $Rm",
1422                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i16))]>,
1423                  Requires<[IsThumb, IsThumb1Only, HasV6]>,
1424                  Sched<[WriteALU]>;
1425
1426 // Test
1427 let isCompare = 1, isCommutable = 1, Defs = [CPSR] in
1428 def tTST :                      // A8.6.230
1429   T1pIDPEncode<0b1000, (outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iTSTr,
1430                "tst", "\t$Rn, $Rm",
1431                [(ARMcmpZ (and_su tGPR:$Rn, tGPR:$Rm), 0)]>,
1432                Sched<[WriteALU]>;
1433
1434 // A8.8.247  UDF - Undefined (Encoding T1)
1435 def tUDF : TI<(outs), (ins imm0_255:$imm8), IIC_Br, "udf\t$imm8",
1436               [(int_arm_undefined imm0_255:$imm8)]>, Encoding16 {
1437   bits<8> imm8;
1438   let Inst{15-12} = 0b1101;
1439   let Inst{11-8} = 0b1110;
1440   let Inst{7-0} = imm8;
1441 }
1442
1443 def : Pat<(debugtrap), (tBKPT 0)>, Requires<[IsThumb, HasV5T]>;
1444 def : Pat<(debugtrap), (tUDF 254)>, Requires<[IsThumb, NoV5T]>;
1445
1446 def t__brkdiv0 : TI<(outs), (ins), IIC_Br, "__brkdiv0",
1447                     [(int_arm_undefined 249)]>, Encoding16,
1448     Requires<[IsThumb, IsWindows]> {
1449   let Inst = 0xdef9;
1450   let isTerminator = 1;
1451 }
1452
1453 // Zero-extend byte
1454 def tUXTB :                     // A8.6.262
1455   T1pIMiscEncode<{0,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1456                  IIC_iUNAr,
1457                  "uxtb", "\t$Rd, $Rm",
1458                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFF))]>,
1459                  Requires<[IsThumb, IsThumb1Only, HasV6]>,
1460                  Sched<[WriteALU]>;
1461
1462 // Zero-extend short
1463 def tUXTH :                     // A8.6.264
1464   T1pIMiscEncode<{0,0,1,0,1,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1465                  IIC_iUNAr,
1466                  "uxth", "\t$Rd, $Rm",
1467                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFFFF))]>,
1468                  Requires<[IsThumb, IsThumb1Only, HasV6]>, Sched<[WriteALU]>;
1469
1470 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC operation.
1471 // Expanded after instruction selection into a branch sequence.
1472 let usesCustomInserter = 1 in  // Expanded after instruction selection.
1473   def tMOVCCr_pseudo :
1474   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, cmovpred:$p),
1475              NoItinerary,
1476              [(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, cmovpred:$p))]>;
1477
1478 // tLEApcrel - Load a pc-relative address into a register without offending the
1479 // assembler.
1480
1481 def tADR : T1I<(outs tGPR:$Rd), (ins t_adrlabel:$addr, pred:$p),
1482                IIC_iALUi, "adr{$p}\t$Rd, $addr", []>,
1483                T1Encoding<{1,0,1,0,0,?}>, Sched<[WriteALU]> {
1484   bits<3> Rd;
1485   bits<8> addr;
1486   let Inst{10-8} = Rd;
1487   let Inst{7-0} = addr;
1488   let DecoderMethod = "DecodeThumbAddSpecialReg";
1489 }
1490
1491 let hasSideEffects = 0, isReMaterializable = 1 in
1492 def tLEApcrel   : tPseudoInst<(outs tGPR:$Rd), (ins i32imm:$label, pred:$p),
1493                               2, IIC_iALUi, []>, Sched<[WriteALU]>;
1494
1495 let hasSideEffects = 1 in
1496 def tLEApcrelJT : tPseudoInst<(outs tGPR:$Rd),
1497                               (ins i32imm:$label, pred:$p),
1498                               2, IIC_iALUi, []>, Sched<[WriteALU]>;
1499
1500 // Thumb-1 doesn't have the TBB or TBH instructions, but we can synthesize them
1501 // and make use of the same compressed jump table format as Thumb-2.
1502 let Size = 2, isBranch = 1, isTerminator = 1, isBarrier = 1,
1503     isIndirectBranch = 1, isNotDuplicable = 1 in {
1504 def tTBB_JT : tPseudoInst<(outs),
1505         (ins tGPRwithpc:$base, tGPR:$index, i32imm:$jt, i32imm:$pclbl), 0,
1506          IIC_Br, []>, Sched<[WriteBr]>;
1507
1508 def tTBH_JT : tPseudoInst<(outs),
1509         (ins tGPRwithpc:$base, tGPR:$index, i32imm:$jt, i32imm:$pclbl), 0,
1510          IIC_Br, []>,  Sched<[WriteBr]>;
1511 }
1512
1513 //===----------------------------------------------------------------------===//
1514 // TLS Instructions
1515 //
1516
1517 // __aeabi_read_tp preserves the registers r1-r3.
1518 // This is a pseudo inst so that we can get the encoding right,
1519 // complete with fixup for the aeabi_read_tp function.
1520 let isCall = 1, Defs = [R0, R12, LR, CPSR], Uses = [SP] in
1521 def tTPsoft : tPseudoInst<(outs), (ins), 4, IIC_Br,
1522                           [(set R0, ARMthread_pointer)]>,
1523                           Sched<[WriteBr]>;
1524
1525 //===----------------------------------------------------------------------===//
1526 // SJLJ Exception handling intrinsics
1527 //
1528
1529 // eh_sjlj_setjmp() is an instruction sequence to store the return address and
1530 // save #0 in R0 for the non-longjmp case.  Since by its nature we may be coming
1531 // from some other function to get here, and we're using the stack frame for the
1532 // containing function to save/restore registers, we can't keep anything live in
1533 // regs across the eh_sjlj_setjmp(), else it will almost certainly have been
1534 // tromped upon when we get here from a longjmp(). We force everything out of
1535 // registers except for our own input by listing the relevant registers in
1536 // Defs. By doing so, we also cause the prologue/epilogue code to actively
1537 // preserve all of the callee-saved registers, which is exactly what we want.
1538 // $val is a scratch register for our use.
1539 let Defs = [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12, CPSR ],
1540     hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
1541     usesCustomInserter = 1 in
1542 def tInt_eh_sjlj_setjmp : ThumbXI<(outs),(ins tGPR:$src, tGPR:$val),
1543                                   AddrModeNone, 0, NoItinerary, "","",
1544                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>;
1545
1546 // FIXME: Non-IOS version(s)
1547 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1, isCodeGenOnly = 1,
1548     Defs = [ R7, LR, SP ] in
1549 def tInt_eh_sjlj_longjmp : XI<(outs), (ins tGPR:$src, tGPR:$scratch),
1550                               AddrModeNone, 0, IndexModeNone,
1551                               Pseudo, NoItinerary, "", "",
1552                               [(ARMeh_sjlj_longjmp tGPR:$src, tGPR:$scratch)]>,
1553                              Requires<[IsThumb,IsNotWindows]>;
1554
1555 // (Windows is Thumb2-only)
1556 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1, isCodeGenOnly = 1,
1557     Defs = [ R11, LR, SP ] in
1558 def tInt_WIN_eh_sjlj_longjmp
1559   : XI<(outs), (ins GPR:$src, GPR:$scratch), AddrModeNone, 0, IndexModeNone,
1560        Pseudo, NoItinerary, "", "", [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
1561     Requires<[IsThumb,IsWindows]>;
1562
1563 //===----------------------------------------------------------------------===//
1564 // Non-Instruction Patterns
1565 //
1566
1567 // Comparisons
1568 def : T1Pat<(ARMcmpZ tGPR:$Rn, imm0_255:$imm8),
1569             (tCMPi8  tGPR:$Rn, imm0_255:$imm8)>;
1570 def : T1Pat<(ARMcmpZ tGPR:$Rn, tGPR:$Rm),
1571             (tCMPr   tGPR:$Rn, tGPR:$Rm)>;
1572
1573 // Bswap 16 with load/store
1574 def : T1Pat<(srl (bswap (extloadi16 t_addrmode_is2:$addr)), (i32 16)),
1575             (tREV16 (tLDRHi t_addrmode_is2:$addr))>;
1576 def : T1Pat<(srl (bswap (extloadi16 t_addrmode_rr:$addr)), (i32 16)),
1577             (tREV16 (tLDRHr t_addrmode_rr:$addr))>;
1578 def : T1Pat<(truncstorei16 (srl (bswap tGPR:$Rn), (i32 16)),
1579                            t_addrmode_is2:$addr),
1580             (tSTRHi(tREV16 tGPR:$Rn), t_addrmode_is2:$addr)>;
1581 def : T1Pat<(truncstorei16 (srl (bswap tGPR:$Rn), (i32 16)),
1582                            t_addrmode_rr:$addr),
1583             (tSTRHr (tREV16 tGPR:$Rn), t_addrmode_rr:$addr)>;
1584
1585 // ConstantPool
1586 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
1587
1588 // GlobalAddress
1589 def tLDRLIT_ga_pcrel : PseudoInst<(outs tGPR:$dst), (ins i32imm:$addr),
1590                                   IIC_iLoadiALU,
1591                                   [(set tGPR:$dst,
1592                                         (ARMWrapperPIC tglobaladdr:$addr))]>,
1593                        Requires<[IsThumb, DontUseMovtInPic]>;
1594
1595 def tLDRLIT_ga_abs : PseudoInst<(outs tGPR:$dst), (ins i32imm:$src),
1596                                 IIC_iLoad_i,
1597                                 [(set tGPR:$dst,
1598                                       (ARMWrapper tglobaladdr:$src))]>,
1599                      Requires<[IsThumb, DontUseMovt]>;
1600
1601 // TLS globals
1602 def : Pat<(ARMWrapperPIC tglobaltlsaddr:$addr),
1603           (tLDRLIT_ga_pcrel tglobaltlsaddr:$addr)>,
1604       Requires<[IsThumb, DontUseMovtInPic]>;
1605 def : Pat<(ARMWrapper tglobaltlsaddr:$addr),
1606           (tLDRLIT_ga_abs tglobaltlsaddr:$addr)>,
1607       Requires<[IsThumb, DontUseMovt]>;
1608
1609
1610 // JumpTable
1611 def : T1Pat<(ARMWrapperJT tjumptable:$dst),
1612             (tLEApcrelJT tjumptable:$dst)>;
1613
1614 // Direct calls
1615 def : T1Pat<(ARMcall texternalsym:$func), (tBL texternalsym:$func)>,
1616       Requires<[IsThumb]>;
1617
1618 // zextload i1 -> zextload i8
1619 def : T1Pat<(zextloadi1 t_addrmode_is1:$addr),
1620             (tLDRBi t_addrmode_is1:$addr)>;
1621 def : T1Pat<(zextloadi1 t_addrmode_rr:$addr),
1622             (tLDRBr t_addrmode_rr:$addr)>;
1623
1624 // extload from the stack -> word load from the stack, as it avoids having to
1625 // materialize the base in a separate register. This only works when a word
1626 // load puts the byte/halfword value in the same place in the register that the
1627 // byte/halfword load would, i.e. when little-endian.
1628 def : T1Pat<(extloadi1  t_addrmode_sp:$addr), (tLDRspi t_addrmode_sp:$addr)>,
1629       Requires<[IsThumb, IsThumb1Only, IsLE]>;
1630 def : T1Pat<(extloadi8  t_addrmode_sp:$addr), (tLDRspi t_addrmode_sp:$addr)>,
1631       Requires<[IsThumb, IsThumb1Only, IsLE]>;
1632 def : T1Pat<(extloadi16 t_addrmode_sp:$addr), (tLDRspi t_addrmode_sp:$addr)>,
1633       Requires<[IsThumb, IsThumb1Only, IsLE]>;
1634
1635 // extload -> zextload
1636 def : T1Pat<(extloadi1  t_addrmode_is1:$addr), (tLDRBi t_addrmode_is1:$addr)>;
1637 def : T1Pat<(extloadi1  t_addrmode_rr:$addr),  (tLDRBr t_addrmode_rr:$addr)>;
1638 def : T1Pat<(extloadi8  t_addrmode_is1:$addr), (tLDRBi t_addrmode_is1:$addr)>;
1639 def : T1Pat<(extloadi8  t_addrmode_rr:$addr),  (tLDRBr t_addrmode_rr:$addr)>;
1640 def : T1Pat<(extloadi16 t_addrmode_is2:$addr), (tLDRHi t_addrmode_is2:$addr)>;
1641 def : T1Pat<(extloadi16 t_addrmode_rr:$addr),  (tLDRHr t_addrmode_rr:$addr)>;
1642
1643 // post-inc loads and stores
1644
1645 // post-inc LDR -> LDM r0!, {r1}. The way operands are layed out in LDMs is
1646 // different to how ISel expects them for a post-inc load, so use a pseudo
1647 // and expand it just after ISel.
1648 let usesCustomInserter = 1, mayLoad =1,
1649     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in
1650  def tLDR_postidx: tPseudoInst<(outs tGPR:$Rt, tGPR:$Rn_wb),
1651                                (ins tGPR:$Rn, pred:$p),
1652                                4, IIC_iStore_ru,
1653                                []>;
1654
1655 // post-inc STR -> STM r0!, {r1}. The layout of this (because it doesn't def
1656 // multiple registers) is the same in ISel as MachineInstr, so there's no need
1657 // for a pseudo.
1658 def : T1Pat<(post_store tGPR:$Rt, tGPR:$Rn, 4),
1659             (tSTMIA_UPD tGPR:$Rn, tGPR:$Rt)>;
1660
1661 // If it's impossible to use [r,r] address mode for sextload, select to
1662 // ldsr{b|h} r, 0 instead, in a hope that the mov 0 will be more likely to be
1663 // commoned out than a sxth.
1664 let AddedComplexity = 10 in {
1665 def : T1Pat<(sextloadi8 tGPR:$Rn),
1666             (tLDRSB tGPR:$Rn, (tMOVi8 0))>,
1667       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1668 def : T1Pat<(sextloadi16 tGPR:$Rn),
1669             (tLDRSH tGPR:$Rn, (tMOVi8 0))>,
1670       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1671 }
1672
1673 def : T1Pat<(sextloadi8 t_addrmode_is1:$addr),
1674             (tASRri (tLSLri (tLDRBi t_addrmode_is1:$addr), 24), 24)>;
1675 def : T1Pat<(sextloadi8 t_addrmode_rr:$addr),
1676             (tASRri (tLSLri (tLDRBr t_addrmode_rr:$addr), 24), 24)>;
1677 def : T1Pat<(sextloadi16 t_addrmode_is2:$addr),
1678             (tASRri (tLSLri (tLDRHi t_addrmode_is2:$addr), 16), 16)>;
1679 def : T1Pat<(sextloadi16 t_addrmode_rr:$addr),
1680             (tASRri (tLSLri (tLDRHr t_addrmode_rr:$addr), 16), 16)>;
1681
1682 def : T1Pat<(atomic_load_8 t_addrmode_is1:$src),
1683              (tLDRBi t_addrmode_is1:$src)>;
1684 def : T1Pat<(atomic_load_8 t_addrmode_rr:$src),
1685              (tLDRBr t_addrmode_rr:$src)>;
1686 def : T1Pat<(atomic_load_16 t_addrmode_is2:$src),
1687              (tLDRHi t_addrmode_is2:$src)>;
1688 def : T1Pat<(atomic_load_16 t_addrmode_rr:$src),
1689              (tLDRHr t_addrmode_rr:$src)>;
1690 def : T1Pat<(atomic_load_32 t_addrmode_is4:$src),
1691              (tLDRi t_addrmode_is4:$src)>;
1692 def : T1Pat<(atomic_load_32 t_addrmode_rr:$src),
1693              (tLDRr t_addrmode_rr:$src)>;
1694 def : T1Pat<(atomic_store_8 t_addrmode_is1:$ptr, tGPR:$val),
1695              (tSTRBi tGPR:$val, t_addrmode_is1:$ptr)>;
1696 def : T1Pat<(atomic_store_8 t_addrmode_rr:$ptr, tGPR:$val),
1697              (tSTRBr tGPR:$val, t_addrmode_rr:$ptr)>;
1698 def : T1Pat<(atomic_store_16 t_addrmode_is2:$ptr, tGPR:$val),
1699              (tSTRHi tGPR:$val, t_addrmode_is2:$ptr)>;
1700 def : T1Pat<(atomic_store_16 t_addrmode_rr:$ptr, tGPR:$val),
1701              (tSTRHr tGPR:$val, t_addrmode_rr:$ptr)>;
1702 def : T1Pat<(atomic_store_32 t_addrmode_is4:$ptr, tGPR:$val),
1703              (tSTRi tGPR:$val, t_addrmode_is4:$ptr)>;
1704 def : T1Pat<(atomic_store_32 t_addrmode_rr:$ptr, tGPR:$val),
1705              (tSTRr tGPR:$val, t_addrmode_rr:$ptr)>;
1706
1707 // Large immediate handling.
1708
1709 // Two piece imms.
1710 def : T1Pat<(i32 thumb_immshifted:$src),
1711             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
1712                     (thumb_immshifted_shamt imm:$src))>;
1713
1714 def : T1Pat<(i32 imm0_255_comp:$src),
1715             (tMVN (tMOVi8 (imm_not_XFORM imm:$src)))>;
1716
1717 def : T1Pat<(i32 imm256_510:$src),
1718             (tADDi8 (tMOVi8 255),
1719                     (thumb_imm256_510_addend imm:$src))>;
1720
1721 // Pseudo instruction that combines ldr from constpool and add pc. This should
1722 // be expanded into two instructions late to allow if-conversion and
1723 // scheduling.
1724 let isReMaterializable = 1 in
1725 def tLDRpci_pic : PseudoInst<(outs tGPR:$dst), (ins i32imm:$addr, pclabel:$cp),
1726                              NoItinerary,
1727                [(set tGPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
1728                                            imm:$cp))]>,
1729                Requires<[IsThumb, IsThumb1Only]>;
1730
1731 // Pseudo-instruction for merged POP and return.
1732 // FIXME: remove when we have a way to marking a MI with these properties.
1733 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1734     hasExtraDefRegAllocReq = 1 in
1735 def tPOP_RET : tPseudoExpand<(outs), (ins pred:$p, reglist:$regs, variable_ops),
1736                            2, IIC_iPop_Br, [],
1737                            (tPOP pred:$p, reglist:$regs)>, Sched<[WriteBrL]>;
1738
1739 // Indirect branch using "mov pc, $Rm"
1740 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1741   def tBRIND : tPseudoExpand<(outs), (ins GPR:$Rm, pred:$p),
1742                   2, IIC_Br, [(brind GPR:$Rm)],
1743                   (tMOVr PC, GPR:$Rm, pred:$p)>, Sched<[WriteBr]>;
1744 }
1745
1746
1747 // In Thumb1, "nop" is encoded as a "mov r8, r8". Technically, the bf00
1748 // encoding is available on ARMv6K, but we don't differentiate that finely.
1749 def : InstAlias<"nop", (tMOVr R8, R8, 14, 0), 0>, Requires<[IsThumb, IsThumb1Only]>;
1750
1751
1752 // "neg" is and alias for "rsb rd, rn, #0"
1753 def : tInstAlias<"neg${s}${p} $Rd, $Rm",
1754                  (tRSB tGPR:$Rd, s_cc_out:$s, tGPR:$Rm, pred:$p)>;
1755
1756
1757 // Implied destination operand forms for shifts.
1758 def : tInstAlias<"lsl${s}${p} $Rdm, $imm",
1759              (tLSLri tGPR:$Rdm, cc_out:$s, tGPR:$Rdm, imm0_31:$imm, pred:$p)>;
1760 def : tInstAlias<"lsr${s}${p} $Rdm, $imm",
1761              (tLSRri tGPR:$Rdm, cc_out:$s, tGPR:$Rdm, imm_sr:$imm, pred:$p)>;
1762 def : tInstAlias<"asr${s}${p} $Rdm, $imm",
1763              (tASRri tGPR:$Rdm, cc_out:$s, tGPR:$Rdm, imm_sr:$imm, pred:$p)>;
1764
1765 // Pseudo instruction ldr Rt, =immediate
1766 def tLDRConstPool
1767   : tAsmPseudo<"ldr${p} $Rt, $immediate",
1768                (ins tGPR:$Rt, const_pool_asm_imm:$immediate, pred:$p)>;
1769
1770 //===----------------------------------
1771 // Atomic cmpxchg for -O0
1772 //===----------------------------------
1773
1774 // See ARMInstrInfo.td. These two thumb specific pseudos are required to
1775 // restrict the register class for the UXTB/UXTH ops used in the expansion.
1776
1777 let Constraints = "@earlyclobber $Rd,@earlyclobber $temp",
1778     mayLoad = 1, mayStore = 1 in {
1779 def tCMP_SWAP_8 : PseudoInst<(outs GPR:$Rd, GPR:$temp),
1780                              (ins GPR:$addr, tGPR:$desired, GPR:$new),
1781                              NoItinerary, []>, Sched<[]>;
1782
1783 def tCMP_SWAP_16 : PseudoInst<(outs GPR:$Rd, GPR:$temp),
1784                               (ins GPR:$addr, tGPR:$desired, GPR:$new),
1785                               NoItinerary, []>, Sched<[]>;
1786 }