llvm/lib/Target/ARM/ARMInstrThumb2.td

   1 //===-- ARMInstrThumb2.td - Thumb2 support for ARM ---------*- tablegen -*-===//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8 //
   9 // This file describes the Thumb2 instruction set.
  10 //
  11 //===----------------------------------------------------------------------===//
  12
  13 // IT block predicate field
  14 def it_pred_asmoperand : AsmOperandClass {
  15   let Name = "ITCondCode";
  16   let ParserMethod = "parseITCondCode";
  17 }
  18 def it_pred : Operand<i32> {
  19   let PrintMethod = "printMandatoryPredicateOperand";
  20   let ParserMatchClass = it_pred_asmoperand;
  21 }
  22
  23 // IT block condition mask
  24 def it_mask_asmoperand : AsmOperandClass { let Name = "ITMask"; }
  25 def it_mask : Operand<i32> {
  26   let PrintMethod = "printThumbITMask";
  27   let ParserMatchClass = it_mask_asmoperand;
  28   let EncoderMethod = "getITMaskOpValue";
  29 }
  30
  31 // t2_shift_imm: An integer that encodes a shift amount and the type of shift
  32 // (asr or lsl). The 6-bit immediate encodes as:
  33 //    {5}     0 ==> lsl
  34 //            1     asr
  35 //    {4-0}   imm5 shift amount.
  36 //            asr #32 not allowed
  37 def t2_shift_imm : Operand<i32> {
  38   let PrintMethod = "printShiftImmOperand";
  39   let ParserMatchClass = ShifterImmAsmOperand;
  40   let DecoderMethod = "DecodeT2ShifterImmOperand";
  41 }
  42
  43 def mve_shift_imm : AsmOperandClass {
  44   let Name = "MVELongShift";
  45   let RenderMethod = "addImmOperands";
  46   let DiagnosticString = "operand must be an immediate in the range [1,32]";
  47 }
  48 def long_shift : Operand<i32>,
  49                  ImmLeaf<i32, [{ return Imm > 0 && Imm <= 32; }]> {
  50   let ParserMatchClass = mve_shift_imm;
  51   let DecoderMethod = "DecodeLongShiftOperand";
  52 }
  53
  54 // Shifted operands. No register controlled shifts for Thumb2.
  55 // Note: We do not support rrx shifted operands yet.
  56 def t2_so_reg : Operand<i32>,    // reg imm
  57                 ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
  58                                [shl,srl,sra,rotr]> {
  59   let EncoderMethod = "getT2SORegOpValue";
  60   let PrintMethod = "printT2SOOperand";
  61   let DecoderMethod = "DecodeSORegImmOperand";
  62   let ParserMatchClass = ShiftedImmAsmOperand;
  63   let MIOperandInfo = (ops rGPR, i32imm);
  64 }
  65
  66 // Same as above, but only matching on a single use node.
  67 def t2_so_reg_oneuse : Operand<i32>,
  68                        ComplexPattern<i32, 2,
  69                                       "SelectShiftImmShifterOperandOneUse",
  70                                       [shl,srl,sra,rotr]>;
  71
  72 // t2_so_imm_not_XFORM - Return the complement of a t2_so_imm value
  73 def t2_so_imm_not_XFORM : SDNodeXForm<imm, [{
  74   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), SDLoc(N),
  75                                    MVT::i32);
  76 }]>;
  77
  78 // t2_so_imm_neg_XFORM - Return the negation of a t2_so_imm value
  79 def t2_so_imm_neg_XFORM : SDNodeXForm<imm, [{
  80   return CurDAG->getTargetConstant(-((int)N->getZExtValue()), SDLoc(N),
  81                                    MVT::i32);
  82 }]>;
  83
  84 // so_imm_notSext_XFORM - Return a so_imm value packed into the format
  85 // described for so_imm_notSext def below, with sign extension from 16
  86 // bits.
  87 def t2_so_imm_notSext16_XFORM : SDNodeXForm<imm, [{
  88   APInt apIntN = N->getAPIntValue();
  89   unsigned N16bitSignExt = apIntN.trunc(16).sext(32).getZExtValue();
  90   return CurDAG->getTargetConstant(~N16bitSignExt, SDLoc(N), MVT::i32);
  91 }]>;
  92
  93 // t2_so_imm - Match a 32-bit immediate operand, which is an
  94 // 8-bit immediate rotated by an arbitrary number of bits, or an 8-bit
  95 // immediate splatted into multiple bytes of the word.
  96 def t2_so_imm_asmoperand : AsmOperandClass {
  97   let Name = "T2SOImm";
  98   let RenderMethod = "addImmOperands";
  99
 100 }
 101 def t2_so_imm : Operand<i32>, ImmLeaf<i32, [{
 102     return ARM_AM::getT2SOImmVal(Imm) != -1;
 103   }]> {
 104   let ParserMatchClass = t2_so_imm_asmoperand;
 105   let EncoderMethod = "getT2SOImmOpValue";
 106   let DecoderMethod = "DecodeT2SOImm";
 107 }
 108
 109 // t2_so_imm_not - Match an immediate that is a complement
 110 // of a t2_so_imm.
 111 // Note: this pattern doesn't require an encoder method and such, as it's
 112 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 113 // is handled by the destination instructions, which use t2_so_imm.
 114 def t2_so_imm_not_asmoperand : AsmOperandClass { let Name = "T2SOImmNot"; }
 115 def t2_so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 116   return ARM_AM::getT2SOImmVal(~((uint32_t)N->getZExtValue())) != -1;
 117 }], t2_so_imm_not_XFORM> {
 118   let ParserMatchClass = t2_so_imm_not_asmoperand;
 119 }
 120
 121 // t2_so_imm_notSext - match an immediate that is a complement of a t2_so_imm
 122 // if the upper 16 bits are zero.
 123 def t2_so_imm_notSext : Operand<i32>, PatLeaf<(imm), [{
 124     APInt apIntN = N->getAPIntValue();
 125     if (!apIntN.isIntN(16)) return false;
 126     unsigned N16bitSignExt = apIntN.trunc(16).sext(32).getZExtValue();
 127     return ARM_AM::getT2SOImmVal(~N16bitSignExt) != -1;
 128   }], t2_so_imm_notSext16_XFORM> {
 129   let ParserMatchClass = t2_so_imm_not_asmoperand;
 130 }
 131
 132 // t2_so_imm_neg - Match an immediate that is a negation of a t2_so_imm.
 133 def t2_so_imm_neg_asmoperand : AsmOperandClass { let Name = "T2SOImmNeg"; }
 134 def t2_so_imm_neg : Operand<i32>, ImmLeaf<i32, [{
 135   return Imm && ARM_AM::getT2SOImmVal(-(uint32_t)Imm) != -1;
 136 }], t2_so_imm_neg_XFORM> {
 137   let ParserMatchClass = t2_so_imm_neg_asmoperand;
 138 }
 139
 140 /// imm0_4095 predicate - True if the 32-bit immediate is in the range [0,4095].
 141 def imm0_4095_asmoperand: ImmAsmOperand<0,4095> { let Name = "Imm0_4095"; }
 142 def imm0_4095 : Operand<i32>, ImmLeaf<i32, [{
 143   return Imm >= 0 && Imm < 4096;
 144 }]> {
 145   let ParserMatchClass = imm0_4095_asmoperand;
 146 }
 147
 148 def imm0_4095_neg_asmoperand: AsmOperandClass { let Name = "Imm0_4095Neg"; }
 149 def imm0_4095_neg : Operand<i32>, PatLeaf<(i32 imm), [{
 150  return (uint32_t)(-N->getZExtValue()) < 4096;
 151 }], imm_neg_XFORM> {
 152   let ParserMatchClass = imm0_4095_neg_asmoperand;
 153 }
 154
 155 def imm1_255_neg : PatLeaf<(i32 imm), [{
 156   uint32_t Val = -N->getZExtValue();
 157   return (Val > 0 && Val < 255);
 158 }], imm_neg_XFORM>;
 159
 160 def imm0_255_not : PatLeaf<(i32 imm), [{
 161   return (uint32_t)(~N->getZExtValue()) < 255;
 162 }], imm_not_XFORM>;
 163
 164 def lo5AllOne : PatLeaf<(i32 imm), [{
 165   // Returns true if all low 5-bits are 1.
 166   return (((uint32_t)N->getZExtValue()) & 0x1FUL) == 0x1FUL;
 167 }]>;
 168
 169 // Define Thumb2 specific addressing modes.
 170
 171 // t2_addr_offset_none := reg
 172 def MemNoOffsetT2AsmOperand
 173   : AsmOperandClass { let Name = "MemNoOffsetT2"; }
 174 def t2_addr_offset_none : MemOperand {
 175   let PrintMethod = "printAddrMode7Operand";
 176   let DecoderMethod = "DecodeGPRnopcRegisterClass";
 177   let ParserMatchClass = MemNoOffsetT2AsmOperand;
 178   let MIOperandInfo = (ops GPRnopc:$base);
 179 }
 180
 181 // t2_nosp_addr_offset_none := reg
 182 def MemNoOffsetT2NoSpAsmOperand
 183   : AsmOperandClass { let Name = "MemNoOffsetT2NoSp"; }
 184 def t2_nosp_addr_offset_none : MemOperand {
 185   let PrintMethod = "printAddrMode7Operand";
 186   let DecoderMethod = "DecoderGPRRegisterClass";
 187   let ParserMatchClass = MemNoOffsetT2NoSpAsmOperand;
 188   let MIOperandInfo = (ops rGPR:$base);
 189 }
 190
 191 // t2addrmode_imm12  := reg + imm12
 192 def t2addrmode_imm12_asmoperand : AsmOperandClass {let Name="MemUImm12Offset";}
 193 def t2addrmode_imm12 : MemOperand,
 194                        ComplexPattern<i32, 2, "SelectT2AddrModeImm12", []> {
 195   let PrintMethod = "printAddrModeImm12Operand<false>";
 196   let EncoderMethod = "getAddrModeImm12OpValue";
 197   let DecoderMethod = "DecodeT2AddrModeImm12";
 198   let ParserMatchClass = t2addrmode_imm12_asmoperand;
 199   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 200 }
 201
 202 // t2ldrlabel  := imm12
 203 def t2ldrlabel : MemOperand {
 204   let EncoderMethod = "getAddrModeImm12OpValue";
 205   let PrintMethod = "printThumbLdrLabelOperand";
 206 }
 207
 208 def t2ldr_pcrel_imm12_asmoperand : AsmOperandClass {let Name = "MemPCRelImm12";}
 209 def t2ldr_pcrel_imm12 : Operand<i32> {
 210   let ParserMatchClass = t2ldr_pcrel_imm12_asmoperand;
 211   // used for assembler pseudo instruction and maps to t2ldrlabel, so
 212   // doesn't need encoder or print methods of its own.
 213 }
 214
 215 // ADR instruction labels.
 216 def t2adrlabel : Operand<i32> {
 217   let EncoderMethod = "getT2AdrLabelOpValue";
 218   let PrintMethod = "printAdrLabelOperand<0>";
 219 }
 220
 221 // t2addrmode_posimm8  := reg + imm8
 222 def MemPosImm8OffsetAsmOperand : AsmOperandClass {
 223   let Name="MemPosImm8Offset";
 224   let RenderMethod = "addMemImmOffsetOperands";
 225 }
 226 def t2addrmode_posimm8 : MemOperand {
 227   let PrintMethod = "printT2AddrModeImm8Operand<false>";
 228   let EncoderMethod = "getT2AddrModeImmOpValue<8,0>";
 229   let DecoderMethod = "DecodeT2AddrModeImm8";
 230   let ParserMatchClass = MemPosImm8OffsetAsmOperand;
 231   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 232 }
 233
 234 // t2addrmode_negimm8  := reg - imm8
 235 def MemNegImm8OffsetAsmOperand : AsmOperandClass {
 236   let Name="MemNegImm8Offset";
 237   let RenderMethod = "addMemImmOffsetOperands";
 238 }
 239 def t2addrmode_negimm8 : MemOperand,
 240                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 241   let PrintMethod = "printT2AddrModeImm8Operand<false>";
 242   let EncoderMethod = "getT2AddrModeImmOpValue<8,0>";
 243   let DecoderMethod = "DecodeT2AddrModeImm8";
 244   let ParserMatchClass = MemNegImm8OffsetAsmOperand;
 245   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 246 }
 247
 248 // t2addrmode_imm8  := reg +/- imm8
 249 def MemImm8OffsetAsmOperand : AsmOperandClass {
 250   let Name = "MemImm8Offset";
 251   let RenderMethod = "addMemImmOffsetOperands";
 252 }
 253 class T2AddrMode_Imm8 : MemOperand,
 254                         ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 255   let EncoderMethod = "getT2AddrModeImmOpValue<8,0>";
 256   let DecoderMethod = "DecodeT2AddrModeImm8";
 257   let ParserMatchClass = MemImm8OffsetAsmOperand;
 258   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 259 }
 260
 261 def t2addrmode_imm8 : T2AddrMode_Imm8 {
 262   let PrintMethod = "printT2AddrModeImm8Operand<false>";
 263 }
 264
 265 def t2addrmode_imm8_pre : T2AddrMode_Imm8 {
 266   let PrintMethod = "printT2AddrModeImm8Operand<true>";
 267 }
 268
 269 def t2am_imm8_offset : MemOperand,
 270                        ComplexPattern<i32, 1, "SelectT2AddrModeImm8Offset",
 271                                       [], [SDNPWantRoot]> {
 272   let PrintMethod = "printT2AddrModeImm8OffsetOperand";
 273   let EncoderMethod = "getT2AddrModeImm8OffsetOpValue";
 274   let DecoderMethod = "DecodeT2Imm8";
 275 }
 276
 277 // t2addrmode_imm8s4  := reg +/- (imm8 << 2)
 278 def MemImm8s4OffsetAsmOperand : AsmOperandClass {let Name = "MemImm8s4Offset";}
 279 class T2AddrMode_Imm8s4 : MemOperand,
 280                           ComplexPattern<i32, 2, "SelectT2AddrModeImm8<2>", []> {
 281   let EncoderMethod = "getT2AddrModeImm8s4OpValue";
 282   let DecoderMethod = "DecodeT2AddrModeImm8s4";
 283   let ParserMatchClass = MemImm8s4OffsetAsmOperand;
 284   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 285 }
 286
 287 def t2addrmode_imm8s4 : T2AddrMode_Imm8s4 {
 288   let PrintMethod = "printT2AddrModeImm8s4Operand<false>";
 289 }
 290
 291 def t2addrmode_imm8s4_pre : T2AddrMode_Imm8s4 {
 292   let PrintMethod = "printT2AddrModeImm8s4Operand<true>";
 293 }
 294
 295 def t2am_imm8s4_offset_asmoperand : AsmOperandClass { let Name = "Imm8s4"; }
 296 def t2am_imm8s4_offset : MemOperand {
 297   let PrintMethod = "printT2AddrModeImm8s4OffsetOperand";
 298   let EncoderMethod = "getT2ScaledImmOpValue<8,2>";
 299   let DecoderMethod = "DecodeT2Imm8S4";
 300 }
 301
 302 // t2addrmode_imm7s4  := reg +/- (imm7 << 2)
 303 def MemImm7s4OffsetAsmOperand : AsmOperandClass {let Name = "MemImm7s4Offset";}
 304 class T2AddrMode_Imm7s4 : MemOperand {
 305   let EncoderMethod = "getT2AddrModeImm7s4OpValue";
 306   let DecoderMethod = "DecodeT2AddrModeImm7<2,0>";
 307   let ParserMatchClass = MemImm7s4OffsetAsmOperand;
 308   let MIOperandInfo = (ops GPRnopc:$base, i32imm:$offsimm);
 309 }
 310
 311 def t2addrmode_imm7s4 : T2AddrMode_Imm7s4 {
 312   // They are printed the same way as the imm8 version
 313   let PrintMethod = "printT2AddrModeImm8s4Operand<false>";
 314 }
 315
 316 def t2addrmode_imm7s4_pre : T2AddrMode_Imm7s4 {
 317   // They are printed the same way as the imm8 version
 318   let PrintMethod = "printT2AddrModeImm8s4Operand<true>";
 319 }
 320
 321 def t2am_imm7s4_offset_asmoperand : AsmOperandClass { let Name = "Imm7s4"; }
 322 def t2am_imm7s4_offset : MemOperand {
 323   // They are printed the same way as the imm8 version
 324   let PrintMethod = "printT2AddrModeImm8s4OffsetOperand";
 325   let ParserMatchClass = t2am_imm7s4_offset_asmoperand;
 326   let EncoderMethod = "getT2ScaledImmOpValue<7,2>";
 327   let DecoderMethod = "DecodeT2Imm7S4";
 328 }
 329
 330 // t2addrmode_imm0_1020s4  := reg + (imm8 << 2)
 331 def MemImm0_1020s4OffsetAsmOperand : AsmOperandClass {
 332   let Name = "MemImm0_1020s4Offset";
 333 }
 334 def t2addrmode_imm0_1020s4 : MemOperand,
 335                          ComplexPattern<i32, 2, "SelectT2AddrModeExclusive"> {
 336   let PrintMethod = "printT2AddrModeImm0_1020s4Operand";
 337   let EncoderMethod = "getT2AddrModeImm0_1020s4OpValue";
 338   let DecoderMethod = "DecodeT2AddrModeImm0_1020s4";
 339   let ParserMatchClass = MemImm0_1020s4OffsetAsmOperand;
 340   let MIOperandInfo = (ops GPRnopc:$base, i32imm:$offsimm);
 341 }
 342
 343 // t2addrmode_so_reg  := reg + (reg << imm2)
 344 def t2addrmode_so_reg_asmoperand : AsmOperandClass {let Name="T2MemRegOffset";}
 345 def t2addrmode_so_reg : MemOperand,
 346                         ComplexPattern<i32, 3, "SelectT2AddrModeSoReg", []> {
 347   let PrintMethod = "printT2AddrModeSoRegOperand";
 348   let EncoderMethod = "getT2AddrModeSORegOpValue";
 349   let DecoderMethod = "DecodeT2AddrModeSOReg";
 350   let ParserMatchClass = t2addrmode_so_reg_asmoperand;
 351   let MIOperandInfo = (ops GPRnopc:$base, rGPR:$offsreg, i32imm:$offsimm);
 352 }
 353
 354 // Addresses for the TBB/TBH instructions.
 355 def addrmode_tbb_asmoperand : AsmOperandClass { let Name = "MemTBB"; }
 356 def addrmode_tbb : MemOperand {
 357   let PrintMethod = "printAddrModeTBB";
 358   let ParserMatchClass = addrmode_tbb_asmoperand;
 359   let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
 360 }
 361 def addrmode_tbh_asmoperand : AsmOperandClass { let Name = "MemTBH"; }
 362 def addrmode_tbh : MemOperand {
 363   let PrintMethod = "printAddrModeTBH";
 364   let ParserMatchClass = addrmode_tbh_asmoperand;
 365   let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
 366 }
 367
 368 // Define ARMv8.1-M specific addressing modes.
 369
 370 // Label operands for BF/BFL/WLS/DLS/LE
 371 class BFLabelOp<string signed, string isNeg, string zeroPermitted, string size,
 372                 string fixup>
 373   : Operand<OtherVT> {
 374   let EncoderMethod = !strconcat("getBFTargetOpValue<", isNeg, ", ",
 375                                  fixup, ">");
 376   let OperandType = "OPERAND_PCREL";
 377   let DecoderMethod = !strconcat("DecodeBFLabelOperand<", signed, ", ",
 378                                  isNeg, ", ", zeroPermitted, ", ", size, ">");
 379 }
 380 def bflabel_u4  : BFLabelOp<"false", "false", "false", "4",  "ARM::fixup_bf_branch">;
 381 def bflabel_s12 : BFLabelOp<"true",  "false", "true",  "12", "ARM::fixup_bfc_target">;
 382 def bflabel_s16 : BFLabelOp<"true",  "false", "true",  "16", "ARM::fixup_bf_target">;
 383 def bflabel_s18 : BFLabelOp<"true",  "false", "true",  "18", "ARM::fixup_bfl_target">;
 384
 385 def wlslabel_u11_asmoperand : AsmOperandClass {
 386   let Name = "WLSLabel";
 387   let RenderMethod = "addImmOperands";
 388   let PredicateMethod = "isUnsignedOffset<11, 1>";
 389   let DiagnosticString =
 390     "loop end is out of range or not a positive multiple of 2";
 391 }
 392 def wlslabel_u11 : BFLabelOp<"false", "false", "true",  "11", "ARM::fixup_wls"> {
 393   let ParserMatchClass = wlslabel_u11_asmoperand;
 394 }
 395 def lelabel_u11_asmoperand : AsmOperandClass {
 396   let Name = "LELabel";
 397   let RenderMethod = "addImmOperands";
 398   let PredicateMethod = "isLEOffset";
 399   let DiagnosticString =
 400     "loop start is out of range or not a negative multiple of 2";
 401 }
 402 def lelabel_u11 : BFLabelOp<"false", "true",  "true",  "11", "ARM::fixup_le"> {
 403   let ParserMatchClass = lelabel_u11_asmoperand;
 404 }
 405
 406 def bfafter_target : Operand<OtherVT> {
 407     let EncoderMethod = "getBFAfterTargetOpValue";
 408     let OperandType = "OPERAND_PCREL";
 409     let DecoderMethod = "DecodeBFAfterTargetOperand";
 410 }
 411
 412 // pred operand excluding AL
 413 def pred_noal_asmoperand : AsmOperandClass {
 414   let Name = "CondCodeNoAL";
 415   let RenderMethod = "addITCondCodeOperands";
 416   let PredicateMethod = "isITCondCodeNoAL";
 417   let ParserMethod = "parseITCondCode";
 418 }
 419 def pred_noal : Operand<i32> {
 420   let PrintMethod = "printMandatoryPredicateOperand";
 421   let ParserMatchClass = pred_noal_asmoperand;
 422   let DecoderMethod = "DecodePredNoALOperand";
 423 }
 424
 425
 426 // CSEL aliases inverted predicate
 427 def pred_noal_inv_asmoperand : AsmOperandClass {
 428   let Name = "CondCodeNoALInv";
 429   let RenderMethod = "addITCondCodeInvOperands";
 430   let PredicateMethod = "isITCondCodeNoAL";
 431   let ParserMethod = "parseITCondCode";
 432 }
 433 def pred_noal_inv : Operand<i32> {
 434   let PrintMethod = "printMandatoryInvertedPredicateOperand";
 435   let ParserMatchClass = pred_noal_inv_asmoperand;
 436 }
 437 //===----------------------------------------------------------------------===//
 438 // Multiclass helpers...
 439 //
 440
 441
 442 class T2OneRegImm<dag oops, dag iops, InstrItinClass itin,
 443            string opc, string asm, list<dag> pattern>
 444   : T2I<oops, iops, itin, opc, asm, pattern> {
 445   bits<4> Rd;
 446   bits<12> imm;
 447
 448   let Inst{11-8}  = Rd;
 449   let Inst{26}    = imm{11};
 450   let Inst{14-12} = imm{10-8};
 451   let Inst{7-0}   = imm{7-0};
 452 }
 453
 454
 455 class T2sOneRegImm<dag oops, dag iops, InstrItinClass itin,
 456            string opc, string asm, list<dag> pattern>
 457   : T2sI<oops, iops, itin, opc, asm, pattern> {
 458   bits<4> Rd;
 459   bits<4> Rn;
 460   bits<12> imm;
 461
 462   let Inst{11-8}  = Rd;
 463   let Inst{26}    = imm{11};
 464   let Inst{14-12} = imm{10-8};
 465   let Inst{7-0}   = imm{7-0};
 466 }
 467
 468 class T2OneRegCmpImm<dag oops, dag iops, InstrItinClass itin,
 469            string opc, string asm, list<dag> pattern>
 470   : T2I<oops, iops, itin, opc, asm, pattern> {
 471   bits<4> Rn;
 472   bits<12> imm;
 473
 474   let Inst{19-16}  = Rn;
 475   let Inst{26}    = imm{11};
 476   let Inst{14-12} = imm{10-8};
 477   let Inst{7-0}   = imm{7-0};
 478 }
 479
 480
 481 class T2OneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 482            string opc, string asm, list<dag> pattern>
 483   : T2I<oops, iops, itin, opc, asm, pattern> {
 484   bits<4> Rd;
 485   bits<12> ShiftedRm;
 486
 487   let Inst{11-8}  = Rd;
 488   let Inst{3-0}   = ShiftedRm{3-0};
 489   let Inst{5-4}   = ShiftedRm{6-5};
 490   let Inst{14-12} = ShiftedRm{11-9};
 491   let Inst{7-6}   = ShiftedRm{8-7};
 492 }
 493
 494 class T2sOneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 495            string opc, string asm, list<dag> pattern>
 496   : T2sI<oops, iops, itin, opc, asm, pattern> {
 497   bits<4> Rd;
 498   bits<12> ShiftedRm;
 499
 500   let Inst{11-8}  = Rd;
 501   let Inst{3-0}   = ShiftedRm{3-0};
 502   let Inst{5-4}   = ShiftedRm{6-5};
 503   let Inst{14-12} = ShiftedRm{11-9};
 504   let Inst{7-6}   = ShiftedRm{8-7};
 505 }
 506
 507 class T2OneRegCmpShiftedReg<dag oops, dag iops, InstrItinClass itin,
 508            string opc, string asm, list<dag> pattern>
 509   : T2I<oops, iops, itin, opc, asm, pattern> {
 510   bits<4> Rn;
 511   bits<12> ShiftedRm;
 512
 513   let Inst{19-16} = Rn;
 514   let Inst{3-0}   = ShiftedRm{3-0};
 515   let Inst{5-4}   = ShiftedRm{6-5};
 516   let Inst{14-12} = ShiftedRm{11-9};
 517   let Inst{7-6}   = ShiftedRm{8-7};
 518 }
 519
 520 class T2TwoReg<dag oops, dag iops, InstrItinClass itin,
 521            string opc, string asm, list<dag> pattern>
 522   : T2I<oops, iops, itin, opc, asm, pattern> {
 523   bits<4> Rd;
 524   bits<4> Rm;
 525
 526   let Inst{11-8}  = Rd;
 527   let Inst{3-0}   = Rm;
 528 }
 529
 530 class T2sTwoReg<dag oops, dag iops, InstrItinClass itin,
 531            string opc, string asm, list<dag> pattern>
 532   : T2sI<oops, iops, itin, opc, asm, pattern> {
 533   bits<4> Rd;
 534   bits<4> Rm;
 535
 536   let Inst{11-8}  = Rd;
 537   let Inst{3-0}   = Rm;
 538 }
 539
 540 class T2TwoRegCmp<dag oops, dag iops, InstrItinClass itin,
 541            string opc, string asm, list<dag> pattern>
 542   : T2I<oops, iops, itin, opc, asm, pattern> {
 543   bits<4> Rn;
 544   bits<4> Rm;
 545
 546   let Inst{19-16} = Rn;
 547   let Inst{3-0}   = Rm;
 548 }
 549
 550
 551 class T2TwoRegImm<dag oops, dag iops, InstrItinClass itin,
 552            string opc, string asm, list<dag> pattern>
 553   : T2I<oops, iops, itin, opc, asm, pattern> {
 554   bits<4> Rd;
 555   bits<4> Rn;
 556   bits<12> imm;
 557
 558   let Inst{11-8}  = Rd;
 559   let Inst{19-16} = Rn;
 560   let Inst{26}    = imm{11};
 561   let Inst{14-12} = imm{10-8};
 562   let Inst{7-0}   = imm{7-0};
 563 }
 564
 565 class T2sTwoRegImm<dag oops, dag iops, InstrItinClass itin,
 566            string opc, string asm, list<dag> pattern>
 567   : T2sI<oops, iops, itin, opc, asm, pattern> {
 568   bits<4> Rd;
 569   bits<4> Rn;
 570   bits<12> imm;
 571
 572   let Inst{11-8}  = Rd;
 573   let Inst{19-16} = Rn;
 574   let Inst{26}    = imm{11};
 575   let Inst{14-12} = imm{10-8};
 576   let Inst{7-0}   = imm{7-0};
 577 }
 578
 579 class T2TwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 580            string opc, string asm, list<dag> pattern>
 581   : T2I<oops, iops, itin, opc, asm, pattern> {
 582   bits<4> Rd;
 583   bits<4> Rm;
 584   bits<5> imm;
 585
 586   let Inst{11-8}  = Rd;
 587   let Inst{3-0}   = Rm;
 588   let Inst{14-12} = imm{4-2};
 589   let Inst{7-6}   = imm{1-0};
 590 }
 591
 592 class T2sTwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 593            string opc, string asm, list<dag> pattern>
 594   : T2sI<oops, iops, itin, opc, asm, pattern> {
 595   bits<4> Rd;
 596   bits<4> Rm;
 597   bits<5> imm;
 598
 599   let Inst{11-8}  = Rd;
 600   let Inst{3-0}   = Rm;
 601   let Inst{14-12} = imm{4-2};
 602   let Inst{7-6}   = imm{1-0};
 603 }
 604
 605 class T2ThreeReg<dag oops, dag iops, InstrItinClass itin,
 606            string opc, string asm, list<dag> pattern>
 607   : T2I<oops, iops, itin, opc, asm, pattern> {
 608   bits<4> Rd;
 609   bits<4> Rn;
 610   bits<4> Rm;
 611
 612   let Inst{11-8}  = Rd;
 613   let Inst{19-16} = Rn;
 614   let Inst{3-0}   = Rm;
 615 }
 616
 617 class T2ThreeRegNoP<dag oops, dag iops, InstrItinClass itin,
 618            string asm, list<dag> pattern>
 619   : T2XI<oops, iops, itin, asm, pattern> {
 620   bits<4> Rd;
 621   bits<4> Rn;
 622   bits<4> Rm;
 623
 624   let Inst{11-8}  = Rd;
 625   let Inst{19-16} = Rn;
 626   let Inst{3-0}   = Rm;
 627 }
 628
 629 class T2sThreeReg<dag oops, dag iops, InstrItinClass itin,
 630            string opc, string asm, list<dag> pattern>
 631   : T2sI<oops, iops, itin, opc, asm, pattern> {
 632   bits<4> Rd;
 633   bits<4> Rn;
 634   bits<4> Rm;
 635
 636   let Inst{11-8}  = Rd;
 637   let Inst{19-16} = Rn;
 638   let Inst{3-0}   = Rm;
 639 }
 640
 641 class T2TwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 642            string opc, string asm, list<dag> pattern>
 643   : T2I<oops, iops, itin, opc, asm, pattern> {
 644   bits<4> Rd;
 645   bits<4> Rn;
 646   bits<12> ShiftedRm;
 647
 648   let Inst{11-8}  = Rd;
 649   let Inst{19-16} = Rn;
 650   let Inst{3-0}   = ShiftedRm{3-0};
 651   let Inst{5-4}   = ShiftedRm{6-5};
 652   let Inst{14-12} = ShiftedRm{11-9};
 653   let Inst{7-6}   = ShiftedRm{8-7};
 654 }
 655
 656 class T2sTwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 657            string opc, string asm, list<dag> pattern>
 658   : T2sI<oops, iops, itin, opc, asm, pattern> {
 659   bits<4> Rd;
 660   bits<4> Rn;
 661   bits<12> ShiftedRm;
 662
 663   let Inst{11-8}  = Rd;
 664   let Inst{19-16} = Rn;
 665   let Inst{3-0}   = ShiftedRm{3-0};
 666   let Inst{5-4}   = ShiftedRm{6-5};
 667   let Inst{14-12} = ShiftedRm{11-9};
 668   let Inst{7-6}   = ShiftedRm{8-7};
 669 }
 670
 671 class T2FourReg<dag oops, dag iops, InstrItinClass itin,
 672            string opc, string asm, list<dag> pattern>
 673   : T2I<oops, iops, itin, opc, asm, pattern> {
 674   bits<4> Rd;
 675   bits<4> Rn;
 676   bits<4> Rm;
 677   bits<4> Ra;
 678
 679   let Inst{19-16} = Rn;
 680   let Inst{15-12} = Ra;
 681   let Inst{11-8}  = Rd;
 682   let Inst{3-0}   = Rm;
 683 }
 684
 685 class T2MulLong<bits<3> opc22_20, bits<4> opc7_4,
 686                 string opc, list<dag> pattern>
 687   : T2I<(outs rGPR:$RdLo, rGPR:$RdHi), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
 688          opc, "\t$RdLo, $RdHi, $Rn, $Rm", pattern>,
 689     Sched<[WriteMUL64Lo, WriteMUL64Hi, ReadMUL, ReadMUL]> {
 690   bits<4> RdLo;
 691   bits<4> RdHi;
 692   bits<4> Rn;
 693   bits<4> Rm;
 694
 695   let Inst{31-23} = 0b111110111;
 696   let Inst{22-20} = opc22_20;
 697   let Inst{19-16} = Rn;
 698   let Inst{15-12} = RdLo;
 699   let Inst{11-8}  = RdHi;
 700   let Inst{7-4}   = opc7_4;
 701   let Inst{3-0}   = Rm;
 702 }
 703 class T2MlaLong<bits<3> opc22_20, bits<4> opc7_4, string opc>
 704   : T2I<(outs rGPR:$RdLo, rGPR:$RdHi),
 705         (ins rGPR:$Rn, rGPR:$Rm, rGPR:$RLo, rGPR:$RHi), IIC_iMAC64,
 706         opc, "\t$RdLo, $RdHi, $Rn, $Rm", []>,
 707         RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">,
 708     Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]> {
 709   bits<4> RdLo;
 710   bits<4> RdHi;
 711   bits<4> Rn;
 712   bits<4> Rm;
 713
 714   let Inst{31-23} = 0b111110111;
 715   let Inst{22-20} = opc22_20;
 716   let Inst{19-16} = Rn;
 717   let Inst{15-12} = RdLo;
 718   let Inst{11-8}  = RdHi;
 719   let Inst{7-4}   = opc7_4;
 720   let Inst{3-0}   = Rm;
 721 }
 722
 723
 724 /// T2I_bin_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 725 /// binary operation that produces a value. These are predicable and can be
 726 /// changed to modify CPSR.
 727 multiclass T2I_bin_irs<bits<4> opcod, string opc,
 728                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 729                      SDPatternOperator opnode, bit Commutable = 0,
 730                      string wide = ""> {
 731    // shifted imm
 732    def ri : T2sTwoRegImm<
 733                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), iii,
 734                  opc, "\t$Rd, $Rn, $imm",
 735                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_imm:$imm))]>,
 736                  Sched<[WriteALU, ReadALU]> {
 737      let Inst{31-27} = 0b11110;
 738      let Inst{25} = 0;
 739      let Inst{24-21} = opcod;
 740      let Inst{15} = 0;
 741    }
 742    // register
 743    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), iir,
 744                  opc, !strconcat(wide, "\t$Rd, $Rn, $Rm"),
 745                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]>,
 746                  Sched<[WriteALU, ReadALU, ReadALU]> {
 747      let isCommutable = Commutable;
 748      let Inst{31-27} = 0b11101;
 749      let Inst{26-25} = 0b01;
 750      let Inst{24-21} = opcod;
 751      let Inst{15} = 0b0;
 752      // In most of these instructions, and most versions of the Arm
 753      // architecture, bit 15 of this encoding is listed as (0) rather
 754      // than 0, i.e. setting it to 1 is UNPREDICTABLE or a soft-fail
 755      // rather than a hard failure. In v8.1-M, this requirement is
 756      // upgraded to a hard one for ORR, so that the encodings with 1
 757      // in this bit can be reused for other instructions (such as
 758      // CSEL). Setting Unpredictable{15} = 1 here would reintroduce
 759      // that encoding clash in the auto- generated MC decoder, so I
 760      // comment it out.
 761      let Unpredictable{15} = !if(!eq(opcod, 0b0010), 0b0, 0b1);
 762      let Inst{14-12} = 0b000; // imm3
 763      let Inst{7-6} = 0b00; // imm2
 764      let Inst{5-4} = 0b00; // type
 765    }
 766    // shifted register
 767    def rs : T2sTwoRegShiftedReg<
 768                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 769                  opc, !strconcat(wide, "\t$Rd, $Rn, $ShiftedRm"),
 770                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm))]>,
 771                  Sched<[WriteALUsi, ReadALU]>  {
 772      let Inst{31-27} = 0b11101;
 773      let Inst{26-25} = 0b01;
 774      let Inst{24-21} = opcod;
 775      let Inst{15} = 0;
 776      let Unpredictable{15} = !if(!eq(opcod, 0b0010), 0b0, 0b1); // see above
 777    }
 778   // Assembly aliases for optional destination operand when it's the same
 779   // as the source operand.
 780   def : t2InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 781      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn,
 782                                                     t2_so_imm:$imm, pred:$p,
 783                                                     cc_out:$s)>;
 784   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $Rm"),
 785      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn,
 786                                                     rGPR:$Rm, pred:$p,
 787                                                     cc_out:$s)>;
 788   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $shift"),
 789      (!cast<Instruction>(NAME#"rs") rGPR:$Rdn, rGPR:$Rdn,
 790                                                     t2_so_reg:$shift, pred:$p,
 791                                                     cc_out:$s)>;
 792 }
 793
 794 /// T2I_bin_w_irs - Same as T2I_bin_irs except these operations need
 795 //  the ".w" suffix to indicate that they are wide.
 796 multiclass T2I_bin_w_irs<bits<4> opcod, string opc,
 797                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 798                      SDPatternOperator opnode, bit Commutable = 0> :
 799     T2I_bin_irs<opcod, opc, iii, iir, iis, opnode, Commutable, ".w"> {
 800   // Assembler aliases w/ the ".w" suffix.
 801   def : t2InstAlias<!strconcat(opc, "${s}${p}.w", " $Rd, $Rn, $imm"),
 802      (!cast<Instruction>(NAME#"ri") rGPR:$Rd, rGPR:$Rn, t2_so_imm:$imm, pred:$p,
 803                                     cc_out:$s)>;
 804   // Assembler aliases w/o the ".w" suffix.
 805   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
 806      (!cast<Instruction>(NAME#"rr") rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p,
 807                                     cc_out:$s)>;
 808   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $shift"),
 809      (!cast<Instruction>(NAME#"rs") rGPR:$Rd, rGPR:$Rn, t2_so_reg:$shift,
 810                                     pred:$p, cc_out:$s)>;
 811
 812   // and with the optional destination operand, too.
 813   def : t2InstAlias<!strconcat(opc, "${s}${p}.w", " $Rdn, $imm"),
 814      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn, t2_so_imm:$imm,
 815                                     pred:$p, cc_out:$s)>;
 816   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
 817      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p,
 818                                     cc_out:$s)>;
 819   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $shift"),
 820      (!cast<Instruction>(NAME#"rs") rGPR:$Rdn, rGPR:$Rdn, t2_so_reg:$shift,
 821                                     pred:$p, cc_out:$s)>;
 822 }
 823
 824 /// T2I_rbin_is - Same as T2I_bin_irs except the order of operands are
 825 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
 826 /// it is equivalent to the T2I_bin_irs counterpart.
 827 multiclass T2I_rbin_irs<bits<4> opcod, string opc, SDNode opnode> {
 828    // shifted imm
 829    def ri : T2sTwoRegImm<
 830                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 831                  opc, ".w\t$Rd, $Rn, $imm",
 832                  [(set rGPR:$Rd, (opnode t2_so_imm:$imm, rGPR:$Rn))]>,
 833                  Sched<[WriteALU, ReadALU]> {
 834      let Inst{31-27} = 0b11110;
 835      let Inst{25} = 0;
 836      let Inst{24-21} = opcod;
 837      let Inst{15} = 0;
 838    }
 839    // register
 840    def rr : T2sThreeReg<
 841                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 842                  opc, "\t$Rd, $Rn, $Rm",
 843                  [/* For disassembly only; pattern left blank */]>,
 844                  Sched<[WriteALU, ReadALU, ReadALU]> {
 845      let Inst{31-27} = 0b11101;
 846      let Inst{26-25} = 0b01;
 847      let Inst{24-21} = opcod;
 848      let Inst{14-12} = 0b000; // imm3
 849      let Inst{7-6} = 0b00; // imm2
 850      let Inst{5-4} = 0b00; // type
 851    }
 852    // shifted register
 853    def rs : T2sTwoRegShiftedReg<
 854                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 855                  IIC_iALUsir, opc, "\t$Rd, $Rn, $ShiftedRm",
 856                  [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm, rGPR:$Rn))]>,
 857                  Sched<[WriteALUsi, ReadALU]> {
 858      let Inst{31-27} = 0b11101;
 859      let Inst{26-25} = 0b01;
 860      let Inst{24-21} = opcod;
 861    }
 862 }
 863
 864 /// T2I_bin_s_irs - Similar to T2I_bin_irs except it sets the 's' bit so the
 865 /// instruction modifies the CPSR register.
 866 ///
 867 /// These opcodes will be converted to the real non-S opcodes by
 868 /// AdjustInstrPostInstrSelection after giving then an optional CPSR operand.
 869 let hasPostISelHook = 1, Defs = [CPSR] in {
 870 multiclass T2I_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
 871                          InstrItinClass iis, SDNode opnode,
 872                          bit Commutable = 0> {
 873    // shifted imm
 874    def ri : t2PseudoInst<(outs rGPR:$Rd),
 875                          (ins GPRnopc:$Rn, t2_so_imm:$imm, pred:$p),
 876                          4, iii,
 877                          [(set rGPR:$Rd, CPSR, (opnode GPRnopc:$Rn,
 878                                                 t2_so_imm:$imm))]>,
 879             Sched<[WriteALU, ReadALU]>;
 880    // register
 881    def rr : t2PseudoInst<(outs rGPR:$Rd), (ins GPRnopc:$Rn, rGPR:$Rm, pred:$p),
 882                          4, iir,
 883                          [(set rGPR:$Rd, CPSR, (opnode GPRnopc:$Rn,
 884                                                 rGPR:$Rm))]>,
 885             Sched<[WriteALU, ReadALU, ReadALU]> {
 886      let isCommutable = Commutable;
 887    }
 888    // shifted register
 889    def rs : t2PseudoInst<(outs rGPR:$Rd),
 890                          (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm, pred:$p),
 891                          4, iis,
 892                          [(set rGPR:$Rd, CPSR, (opnode GPRnopc:$Rn,
 893                                                 t2_so_reg:$ShiftedRm))]>,
 894             Sched<[WriteALUsi, ReadALUsr]>;
 895 }
 896 }
 897
 898 /// T2I_rbin_s_is -  Same as T2I_bin_s_irs, except selection DAG
 899 /// operands are reversed.
 900 let hasPostISelHook = 1, Defs = [CPSR] in {
 901 multiclass T2I_rbin_s_is<SDNode opnode> {
 902    // shifted imm
 903    def ri : t2PseudoInst<(outs rGPR:$Rd),
 904                          (ins rGPR:$Rn, t2_so_imm:$imm, pred:$p),
 905                          4, IIC_iALUi,
 906                          [(set rGPR:$Rd, CPSR, (opnode t2_so_imm:$imm,
 907                                                 rGPR:$Rn))]>,
 908             Sched<[WriteALU, ReadALU]>;
 909    // shifted register
 910    def rs : t2PseudoInst<(outs rGPR:$Rd),
 911                          (ins rGPR:$Rn, t2_so_reg:$ShiftedRm, pred:$p),
 912                          4, IIC_iALUsi,
 913                          [(set rGPR:$Rd, CPSR, (opnode t2_so_reg:$ShiftedRm,
 914                                                 rGPR:$Rn))]>,
 915             Sched<[WriteALUsi, ReadALU]>;
 916 }
 917 }
 918
 919 /// T2I_bin_ii12rs - Defines a set of (op reg, {so_imm|imm0_4095|r|so_reg})
 920 /// patterns for a binary operation that produces a value.
 921 multiclass T2I_bin_ii12rs<bits<3> op23_21, string opc, SDNode opnode,
 922                           bit Commutable = 0> {
 923    // shifted imm
 924    // The register-immediate version is re-materializable. This is useful
 925    // in particular for taking the address of a local.
 926    let isReMaterializable = 1 in {
 927     def spImm : T2sTwoRegImm<
 928               (outs GPRsp:$Rd), (ins GPRsp:$Rn, t2_so_imm:$imm), IIC_iALUi,
 929               opc, ".w\t$Rd, $Rn, $imm",
 930               []>,
 931               Sched<[WriteALU, ReadALU]> {
 932     let  Rn = 13;
 933     let  Rd = 13;
 934
 935     let Inst{31-27} = 0b11110;
 936     let Inst{25-24} = 0b01;
 937     let Inst{23-21} = op23_21;
 938     let Inst{15}    = 0;
 939
 940     let DecoderMethod = "DecodeT2AddSubSPImm";
 941    }
 942
 943    def ri : T2sTwoRegImm<
 944                (outs rGPR:$Rd), (ins GPRnopc:$Rn, t2_so_imm:$imm), IIC_iALUi,
 945                opc, ".w\t$Rd, $Rn, $imm",
 946                [(set rGPR:$Rd, (opnode GPRnopc:$Rn, t2_so_imm:$imm))]>,
 947                Sched<[WriteALU, ReadALU]> {
 948      let Inst{31-27} = 0b11110;
 949      let Inst{25} = 0;
 950      let Inst{24} = 1;
 951      let Inst{23-21} = op23_21;
 952      let Inst{15} = 0;
 953    }
 954    }
 955    // 12-bit imm
 956    def ri12 : T2I<
 957                   (outs rGPR:$Rd), (ins GPR:$Rn, imm0_4095:$imm), IIC_iALUi,
 958                   !strconcat(opc, "w"), "\t$Rd, $Rn, $imm",
 959                   [(set rGPR:$Rd, (opnode GPR:$Rn, imm0_4095:$imm))]>,
 960                   Sched<[WriteALU, ReadALU]> {
 961      bits<4> Rd;
 962      bits<4> Rn;
 963      bits<12> imm;
 964      let Inst{31-27} = 0b11110;
 965      let Inst{26} = imm{11};
 966      let Inst{25-24} = 0b10;
 967      let Inst{23-21} = op23_21;
 968      let Inst{20} = 0; // The S bit.
 969      let Inst{19-16} = Rn;
 970      let Inst{15} = 0;
 971      let Inst{14-12} = imm{10-8};
 972      let Inst{11-8} = Rd;
 973      let Inst{7-0} = imm{7-0};
 974    }
 975      def spImm12 : T2I<
 976                     (outs GPRsp:$Rd), (ins GPRsp:$Rn, imm0_4095:$imm), IIC_iALUi,
 977                     !strconcat(opc, "w"), "\t$Rd, $Rn, $imm",
 978                     []>,
 979                     Sched<[WriteALU, ReadALU]> {
 980        bits<4> Rd = 13;
 981        bits<4> Rn = 13;
 982        bits<12> imm;
 983        let Inst{31-27} = 0b11110;
 984        let Inst{26} = imm{11};
 985        let Inst{25-24} = 0b10;
 986        let Inst{23-21} = op23_21;
 987        let Inst{20} = 0; // The S bit.
 988        let Inst{19-16} = Rn;
 989        let Inst{15} = 0;
 990        let Inst{14-12} = imm{10-8};
 991        let Inst{11-8} = Rd;
 992        let Inst{7-0} = imm{7-0};
 993        let DecoderMethod = "DecodeT2AddSubSPImm";
 994      }
 995    // register
 996    def rr : T2sThreeReg<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, rGPR:$Rm),
 997                  IIC_iALUr, opc, ".w\t$Rd, $Rn, $Rm",
 998                  [(set GPRnopc:$Rd, (opnode GPRnopc:$Rn, rGPR:$Rm))]>,
 999                  Sched<[WriteALU, ReadALU, ReadALU]> {
1000      let isCommutable = Commutable;
1001      let Inst{31-27} = 0b11101;
1002      let Inst{26-25} = 0b01;
1003      let Inst{24} = 1;
1004      let Inst{23-21} = op23_21;
1005      let Inst{14-12} = 0b000; // imm3
1006      let Inst{7-6} = 0b00; // imm2
1007      let Inst{5-4} = 0b00; // type
1008    }
1009    // shifted register
1010    def rs : T2sTwoRegShiftedReg<
1011                  (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm),
1012                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
1013               [(set GPRnopc:$Rd, (opnode GPRnopc:$Rn, t2_so_reg:$ShiftedRm))]>,
1014               Sched<[WriteALUsi, ReadALU]> {
1015      let Inst{31-27} = 0b11101;
1016      let Inst{26-25} = 0b01;
1017      let Inst{24} = 1;
1018      let Inst{23-21} = op23_21;
1019    }
1020 }
1021
1022 /// T2I_adde_sube_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns
1023 /// for a binary operation that produces a value and use the carry
1024 /// bit. It's not predicable.
1025 let Defs = [CPSR], Uses = [CPSR] in {
1026 multiclass T2I_adde_sube_irs<bits<4> opcod, string opc, SDNode opnode,
1027                              bit Commutable = 0> {
1028    // shifted imm
1029    def ri : T2sTwoRegImm<(outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm),
1030                  IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1031                [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_imm:$imm, CPSR))]>,
1032                  Requires<[IsThumb2]>, Sched<[WriteALU, ReadALU]> {
1033      let Inst{31-27} = 0b11110;
1034      let Inst{25} = 0;
1035      let Inst{24-21} = opcod;
1036      let Inst{15} = 0;
1037    }
1038    // register
1039    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
1040                  opc, ".w\t$Rd, $Rn, $Rm",
1041                  [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, rGPR:$Rm, CPSR))]>,
1042                  Requires<[IsThumb2]>, Sched<[WriteALU, ReadALU, ReadALU]> {
1043      let isCommutable = Commutable;
1044      let Inst{31-27} = 0b11101;
1045      let Inst{26-25} = 0b01;
1046      let Inst{24-21} = opcod;
1047      let Inst{14-12} = 0b000; // imm3
1048      let Inst{7-6} = 0b00; // imm2
1049      let Inst{5-4} = 0b00; // type
1050    }
1051    // shifted register
1052    def rs : T2sTwoRegShiftedReg<
1053                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
1054                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
1055          [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm, CPSR))]>,
1056                  Requires<[IsThumb2]>, Sched<[WriteALUsi, ReadALU]> {
1057      let Inst{31-27} = 0b11101;
1058      let Inst{26-25} = 0b01;
1059      let Inst{24-21} = opcod;
1060    }
1061 }
1062 }
1063
1064 /// T2I_sh_ir - Defines a set of (op reg, {so_imm|r}) patterns for a shift /
1065 //  rotate operation that produces a value.
1066 multiclass T2I_sh_ir<bits<2> opcod, string opc, Operand ty, SDNode opnode> {
1067    // 5-bit imm
1068    def ri : T2sTwoRegShiftImm<
1069                  (outs rGPR:$Rd), (ins rGPR:$Rm, ty:$imm), IIC_iMOVsi,
1070                  opc, ".w\t$Rd, $Rm, $imm",
1071                  [(set rGPR:$Rd, (opnode rGPR:$Rm, (i32 ty:$imm)))]>,
1072                  Sched<[WriteALU]> {
1073      let Inst{31-27} = 0b11101;
1074      let Inst{26-21} = 0b010010;
1075      let Inst{19-16} = 0b1111; // Rn
1076      let Inst{15}    = 0b0;
1077      let Inst{5-4} = opcod;
1078    }
1079    // register
1080    def rr : T2sThreeReg<
1081                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMOVsr,
1082                  opc, ".w\t$Rd, $Rn, $Rm",
1083                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]>,
1084                  Sched<[WriteALU]> {
1085      let Inst{31-27} = 0b11111;
1086      let Inst{26-23} = 0b0100;
1087      let Inst{22-21} = opcod;
1088      let Inst{15-12} = 0b1111;
1089      let Inst{7-4} = 0b0000;
1090    }
1091
1092   // Optional destination register
1093   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $imm"),
1094      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn, ty:$imm, pred:$p,
1095                                     cc_out:$s)>;
1096   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $Rm"),
1097      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p,
1098                                     cc_out:$s)>;
1099
1100   // Assembler aliases w/o the ".w" suffix.
1101   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $imm"),
1102      (!cast<Instruction>(NAME#"ri") rGPR:$Rd, rGPR:$Rn, ty:$imm, pred:$p,
1103                                     cc_out:$s)>;
1104   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
1105      (!cast<Instruction>(NAME#"rr") rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p,
1106                                     cc_out:$s)>;
1107
1108   // and with the optional destination operand, too.
1109   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $imm"),
1110      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn, ty:$imm, pred:$p,
1111                                     cc_out:$s)>;
1112   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
1113      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p,
1114                                     cc_out:$s)>;
1115 }
1116
1117 /// T2I_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1118 /// patterns. Similar to T2I_bin_irs except the instruction does not produce
1119 /// a explicit result, only implicitly set CPSR.
1120 multiclass T2I_cmp_irs<bits<4> opcod, string opc, RegisterClass LHSGPR,
1121                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1122                      SDPatternOperator opnode> {
1123 let isCompare = 1, Defs = [CPSR] in {
1124    // shifted imm
1125    def ri : T2OneRegCmpImm<
1126                 (outs), (ins LHSGPR:$Rn, t2_so_imm:$imm), iii,
1127                 opc, ".w\t$Rn, $imm",
1128                 [(opnode LHSGPR:$Rn, t2_so_imm:$imm)]>, Sched<[WriteCMP]> {
1129      let Inst{31-27} = 0b11110;
1130      let Inst{25} = 0;
1131      let Inst{24-21} = opcod;
1132      let Inst{20} = 1; // The S bit.
1133      let Inst{15} = 0;
1134      let Inst{11-8} = 0b1111; // Rd
1135    }
1136    // register
1137    def rr : T2TwoRegCmp<
1138                 (outs), (ins LHSGPR:$Rn, rGPR:$Rm), iir,
1139                 opc, ".w\t$Rn, $Rm",
1140                 [(opnode LHSGPR:$Rn, rGPR:$Rm)]>, Sched<[WriteCMP]> {
1141      let Inst{31-27} = 0b11101;
1142      let Inst{26-25} = 0b01;
1143      let Inst{24-21} = opcod;
1144      let Inst{20} = 1; // The S bit.
1145      let Inst{14-12} = 0b000; // imm3
1146      let Inst{11-8} = 0b1111; // Rd
1147      let Inst{7-6} = 0b00; // imm2
1148      let Inst{5-4} = 0b00; // type
1149    }
1150    // shifted register
1151    def rs : T2OneRegCmpShiftedReg<
1152                 (outs), (ins LHSGPR:$Rn, t2_so_reg:$ShiftedRm), iis,
1153                 opc, ".w\t$Rn, $ShiftedRm",
1154                 [(opnode LHSGPR:$Rn, t2_so_reg:$ShiftedRm)]>,
1155                 Sched<[WriteCMPsi]> {
1156      let Inst{31-27} = 0b11101;
1157      let Inst{26-25} = 0b01;
1158      let Inst{24-21} = opcod;
1159      let Inst{20} = 1; // The S bit.
1160      let Inst{11-8} = 0b1111; // Rd
1161    }
1162 }
1163
1164   // Assembler aliases w/o the ".w" suffix.
1165   // No alias here for 'rr' version as not all instantiations of this
1166   // multiclass want one (CMP in particular, does not).
1167   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $imm"),
1168      (!cast<Instruction>(NAME#"ri") LHSGPR:$Rn, t2_so_imm:$imm, pred:$p)>;
1169   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $shift"),
1170      (!cast<Instruction>(NAME#"rs") LHSGPR:$Rn, t2_so_reg:$shift, pred:$p)>;
1171 }
1172
1173 /// T2I_ld - Defines a set of (op r, {imm12|imm8|so_reg}) load patterns.
1174 multiclass T2I_ld<bit signed, bits<2> opcod, string opc,
1175                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
1176                   PatFrag opnode> {
1177   def i12 : T2Ii12<(outs target:$Rt), (ins t2addrmode_imm12:$addr), iii,
1178                    opc, ".w\t$Rt, $addr",
1179                    [(set target:$Rt, (opnode t2addrmode_imm12:$addr))]>,
1180             Sched<[WriteLd]> {
1181     bits<4> Rt;
1182     bits<17> addr;
1183     let Inst{31-25} = 0b1111100;
1184     let Inst{24} = signed;
1185     let Inst{23} = 1;
1186     let Inst{22-21} = opcod;
1187     let Inst{20} = 1; // load
1188     let Inst{19-16} = addr{16-13}; // Rn
1189     let Inst{15-12} = Rt;
1190     let Inst{11-0}  = addr{11-0};  // imm
1191
1192     let DecoderMethod = "DecodeT2LoadImm12";
1193   }
1194   def i8  : T2Ii8 <(outs target:$Rt), (ins t2addrmode_negimm8:$addr), iii,
1195                    opc, "\t$Rt, $addr",
1196                    [(set target:$Rt, (opnode t2addrmode_negimm8:$addr))]>,
1197             Sched<[WriteLd]> {
1198     bits<4> Rt;
1199     bits<13> addr;
1200     let Inst{31-27} = 0b11111;
1201     let Inst{26-25} = 0b00;
1202     let Inst{24} = signed;
1203     let Inst{23} = 0;
1204     let Inst{22-21} = opcod;
1205     let Inst{20} = 1; // load
1206     let Inst{19-16} = addr{12-9}; // Rn
1207     let Inst{15-12} = Rt;
1208     let Inst{11} = 1;
1209     // Offset: index==TRUE, wback==FALSE
1210     let Inst{10} = 1; // The P bit.
1211     let Inst{9}     = addr{8};    // U
1212     let Inst{8} = 0; // The W bit.
1213     let Inst{7-0}   = addr{7-0};  // imm
1214
1215     let DecoderMethod = "DecodeT2LoadImm8";
1216   }
1217   def s   : T2Iso <(outs target:$Rt), (ins t2addrmode_so_reg:$addr), iis,
1218                    opc, ".w\t$Rt, $addr",
1219                    [(set target:$Rt, (opnode t2addrmode_so_reg:$addr))]>,
1220             Sched<[WriteLd]> {
1221     let Inst{31-27} = 0b11111;
1222     let Inst{26-25} = 0b00;
1223     let Inst{24} = signed;
1224     let Inst{23} = 0;
1225     let Inst{22-21} = opcod;
1226     let Inst{20} = 1; // load
1227     let Inst{11-6} = 0b000000;
1228
1229     bits<4> Rt;
1230     let Inst{15-12} = Rt;
1231
1232     bits<10> addr;
1233     let Inst{19-16} = addr{9-6}; // Rn
1234     let Inst{3-0}   = addr{5-2}; // Rm
1235     let Inst{5-4}   = addr{1-0}; // imm
1236
1237     let DecoderMethod = "DecodeT2LoadShift";
1238   }
1239
1240   // pci variant is very similar to i12, but supports negative offsets
1241   // from the PC.
1242   def pci : T2Ipc <(outs target:$Rt), (ins t2ldrlabel:$addr), iii,
1243                    opc, ".w\t$Rt, $addr",
1244                    [(set target:$Rt, (opnode (ARMWrapper tconstpool:$addr)))]>,
1245             Sched<[WriteLd]> {
1246     let isReMaterializable = 1;
1247     let Inst{31-27} = 0b11111;
1248     let Inst{26-25} = 0b00;
1249     let Inst{24} = signed;
1250     let Inst{22-21} = opcod;
1251     let Inst{20} = 1; // load
1252     let Inst{19-16} = 0b1111; // Rn
1253
1254     bits<4> Rt;
1255     let Inst{15-12} = Rt{3-0};
1256
1257     bits<13> addr;
1258     let Inst{23} = addr{12}; // add = (U == '1')
1259     let Inst{11-0}  = addr{11-0};
1260
1261     let DecoderMethod = "DecodeT2LoadLabel";
1262   }
1263 }
1264
1265 /// T2I_st - Defines a set of (op r, {imm12|imm8|so_reg}) store patterns.
1266 multiclass T2I_st<bits<2> opcod, string opc,
1267                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
1268                   PatFrag opnode> {
1269   def i12 : T2Ii12<(outs), (ins target:$Rt, t2addrmode_imm12:$addr), iii,
1270                    opc, ".w\t$Rt, $addr",
1271                    [(opnode target:$Rt, t2addrmode_imm12:$addr)]>,
1272             Sched<[WriteST]> {
1273     let Inst{31-27} = 0b11111;
1274     let Inst{26-23} = 0b0001;
1275     let Inst{22-21} = opcod;
1276     let Inst{20} = 0; // !load
1277
1278     bits<4> Rt;
1279     let Inst{15-12} = Rt;
1280
1281     bits<17> addr;
1282     let addr{12}    = 1;           // add = TRUE
1283     let Inst{19-16} = addr{16-13}; // Rn
1284     let Inst{23}    = addr{12};    // U
1285     let Inst{11-0}  = addr{11-0};  // imm
1286   }
1287   def i8  : T2Ii8 <(outs), (ins target:$Rt, t2addrmode_negimm8:$addr), iii,
1288                    opc, "\t$Rt, $addr",
1289                    [(opnode target:$Rt, t2addrmode_negimm8:$addr)]>,
1290             Sched<[WriteST]> {
1291     let Inst{31-27} = 0b11111;
1292     let Inst{26-23} = 0b0000;
1293     let Inst{22-21} = opcod;
1294     let Inst{20} = 0; // !load
1295     let Inst{11} = 1;
1296     // Offset: index==TRUE, wback==FALSE
1297     let Inst{10} = 1; // The P bit.
1298     let Inst{8} = 0; // The W bit.
1299
1300     bits<4> Rt;
1301     let Inst{15-12} = Rt;
1302
1303     bits<13> addr;
1304     let Inst{19-16} = addr{12-9}; // Rn
1305     let Inst{9}     = addr{8};    // U
1306     let Inst{7-0}   = addr{7-0};  // imm
1307   }
1308   def s   : T2Iso <(outs), (ins target:$Rt, t2addrmode_so_reg:$addr), iis,
1309                    opc, ".w\t$Rt, $addr",
1310                    [(opnode target:$Rt, t2addrmode_so_reg:$addr)]>,
1311             Sched<[WriteST]> {
1312     let Inst{31-27} = 0b11111;
1313     let Inst{26-23} = 0b0000;
1314     let Inst{22-21} = opcod;
1315     let Inst{20} = 0; // !load
1316     let Inst{11-6} = 0b000000;
1317
1318     bits<4> Rt;
1319     let Inst{15-12} = Rt;
1320
1321     bits<10> addr;
1322     let Inst{19-16}   = addr{9-6}; // Rn
1323     let Inst{3-0} = addr{5-2}; // Rm
1324     let Inst{5-4}   = addr{1-0}; // imm
1325   }
1326 }
1327
1328 /// T2I_ext_rrot - A unary operation with two forms: one whose operand is a
1329 /// register and one whose operand is a register rotated by 8/16/24.
1330 class T2I_ext_rrot_base<bits<3> opcod, dag iops, dag oops,
1331                         string opc, string oprs,
1332                         list<dag> pattern>
1333   : T2TwoReg<iops, oops, IIC_iEXTr, opc, oprs, pattern> {
1334   bits<2> rot;
1335   let Inst{31-27} = 0b11111;
1336   let Inst{26-23} = 0b0100;
1337   let Inst{22-20} = opcod;
1338   let Inst{19-16} = 0b1111; // Rn
1339   let Inst{15-12} = 0b1111;
1340   let Inst{7} = 1;
1341   let Inst{5-4} = rot; // rotate
1342 }
1343
1344 class T2I_ext_rrot<bits<3> opcod, string opc>
1345   : T2I_ext_rrot_base<opcod,
1346                       (outs rGPR:$Rd),
1347                       (ins rGPR:$Rm, rot_imm:$rot),
1348                       opc, ".w\t$Rd, $Rm$rot", []>,
1349                       Requires<[IsThumb2]>,
1350                       Sched<[WriteALU, ReadALU]>;
1351
1352 // UXTB16, SXTB16 - Requires HasDSP, does not need the .w qualifier.
1353 class T2I_ext_rrot_xtb16<bits<3> opcod, string opc>
1354   : T2I_ext_rrot_base<opcod,
1355                       (outs rGPR:$Rd),
1356                       (ins rGPR:$Rm, rot_imm:$rot),
1357                       opc, "\t$Rd, $Rm$rot", []>,
1358                       Requires<[HasDSP, IsThumb2]>,
1359                       Sched<[WriteALU, ReadALU]>;
1360
1361 /// T2I_exta_rrot - A binary operation with two forms: one whose operand is a
1362 /// register and one whose operand is a register rotated by 8/16/24.
1363 class T2I_exta_rrot<bits<3> opcod, string opc>
1364   : T2ThreeReg<(outs rGPR:$Rd),
1365                (ins rGPR:$Rn, rGPR:$Rm, rot_imm:$rot),
1366                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1367                Requires<[HasDSP, IsThumb2]>,
1368                Sched<[WriteALU, ReadALU]> {
1369   bits<2> rot;
1370   let Inst{31-27} = 0b11111;
1371   let Inst{26-23} = 0b0100;
1372   let Inst{22-20} = opcod;
1373   let Inst{15-12} = 0b1111;
1374   let Inst{7} = 1;
1375   let Inst{5-4} = rot;
1376 }
1377
1378 //===----------------------------------------------------------------------===//
1379 // Instructions
1380 //===----------------------------------------------------------------------===//
1381
1382 //===----------------------------------------------------------------------===//
1383 //  Miscellaneous Instructions.
1384 //
1385
1386 class T2PCOneRegImm<dag oops, dag iops, InstrItinClass itin,
1387            string asm, list<dag> pattern>
1388   : T2XI<oops, iops, itin, asm, pattern> {
1389   bits<4> Rd;
1390   bits<12> label;
1391
1392   let Inst{11-8}  = Rd;
1393   let Inst{26}    = label{11};
1394   let Inst{14-12} = label{10-8};
1395   let Inst{7-0}   = label{7-0};
1396 }
1397
1398 // LEApcrel - Load a pc-relative address into a register without offending the
1399 // assembler.
1400 def t2ADR : T2PCOneRegImm<(outs rGPR:$Rd),
1401               (ins t2adrlabel:$addr, pred:$p),
1402               IIC_iALUi, "adr{$p}.w\t$Rd, $addr", []>,
1403               Sched<[WriteALU, ReadALU]> {
1404   let Inst{31-27} = 0b11110;
1405   let Inst{25-24} = 0b10;
1406   // Inst{23:21} = '11' (add = FALSE) or '00' (add = TRUE)
1407   let Inst{22} = 0;
1408   let Inst{20} = 0;
1409   let Inst{19-16} = 0b1111; // Rn
1410   let Inst{15} = 0;
1411
1412   bits<4> Rd;
1413   bits<13> addr;
1414   let Inst{11-8} = Rd;
1415   let Inst{23}    = addr{12};
1416   let Inst{21}    = addr{12};
1417   let Inst{26}    = addr{11};
1418   let Inst{14-12} = addr{10-8};
1419   let Inst{7-0}   = addr{7-0};
1420
1421   let DecoderMethod = "DecodeT2Adr";
1422 }
1423
1424 let hasSideEffects = 0, isReMaterializable = 1 in
1425 def t2LEApcrel   : t2PseudoInst<(outs rGPR:$Rd), (ins i32imm:$label, pred:$p),
1426                                 4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1427 let hasSideEffects = 1 in
1428 def t2LEApcrelJT : t2PseudoInst<(outs rGPR:$Rd),
1429                                 (ins i32imm:$label, pred:$p),
1430                                 4, IIC_iALUi,
1431                                 []>, Sched<[WriteALU, ReadALU]>;
1432
1433
1434 //===----------------------------------------------------------------------===//
1435 //  Load / store Instructions.
1436 //
1437
1438 // Load
1439 let canFoldAsLoad = 1, isReMaterializable = 1  in
1440 defm t2LDR   : T2I_ld<0, 0b10, "ldr", IIC_iLoad_i, IIC_iLoad_si, GPR, load>;
1441
1442 // Loads with zero extension
1443 defm t2LDRH  : T2I_ld<0, 0b01, "ldrh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1444                       GPRnopc, zextloadi16>;
1445 defm t2LDRB  : T2I_ld<0, 0b00, "ldrb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1446                       GPRnopc, zextloadi8>;
1447
1448 // Loads with sign extension
1449 defm t2LDRSH : T2I_ld<1, 0b01, "ldrsh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1450                       GPRnopc, sextloadi16>;
1451 defm t2LDRSB : T2I_ld<1, 0b00, "ldrsb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1452                       GPRnopc, sextloadi8>;
1453
1454 let mayLoad = 1, hasSideEffects = 0, hasExtraDefRegAllocReq = 1 in {
1455 // Load doubleword
1456 def t2LDRDi8  : T2Ii8s4<1, 0, 1, (outs rGPR:$Rt, rGPR:$Rt2),
1457                         (ins t2addrmode_imm8s4:$addr),
1458                         IIC_iLoad_d_i, "ldrd", "\t$Rt, $Rt2, $addr", "",
1459                         [(set rGPR:$Rt, rGPR:$Rt2, (ARMldrd t2addrmode_imm8s4:$addr))]>,
1460                  Sched<[WriteLd]>;
1461 } // mayLoad = 1, hasSideEffects = 0, hasExtraDefRegAllocReq = 1
1462
1463 // zextload i1 -> zextload i8
1464 def : T2Pat<(zextloadi1 t2addrmode_imm12:$addr),
1465             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1466 def : T2Pat<(zextloadi1 t2addrmode_negimm8:$addr),
1467             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1468 def : T2Pat<(zextloadi1 t2addrmode_so_reg:$addr),
1469             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1470 def : T2Pat<(zextloadi1 (ARMWrapper tconstpool:$addr)),
1471             (t2LDRBpci  tconstpool:$addr)>;
1472
1473 // extload -> zextload
1474 // FIXME: Reduce the number of patterns by legalizing extload to zextload
1475 // earlier?
1476 def : T2Pat<(extloadi1  t2addrmode_imm12:$addr),
1477             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1478 def : T2Pat<(extloadi1  t2addrmode_negimm8:$addr),
1479             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1480 def : T2Pat<(extloadi1  t2addrmode_so_reg:$addr),
1481             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1482 def : T2Pat<(extloadi1  (ARMWrapper tconstpool:$addr)),
1483             (t2LDRBpci  tconstpool:$addr)>;
1484
1485 def : T2Pat<(extloadi8  t2addrmode_imm12:$addr),
1486             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1487 def : T2Pat<(extloadi8  t2addrmode_negimm8:$addr),
1488             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1489 def : T2Pat<(extloadi8  t2addrmode_so_reg:$addr),
1490             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1491 def : T2Pat<(extloadi8  (ARMWrapper tconstpool:$addr)),
1492             (t2LDRBpci  tconstpool:$addr)>;
1493
1494 def : T2Pat<(extloadi16 t2addrmode_imm12:$addr),
1495             (t2LDRHi12  t2addrmode_imm12:$addr)>;
1496 def : T2Pat<(extloadi16 t2addrmode_negimm8:$addr),
1497             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
1498 def : T2Pat<(extloadi16 t2addrmode_so_reg:$addr),
1499             (t2LDRHs    t2addrmode_so_reg:$addr)>;
1500 def : T2Pat<(extloadi16 (ARMWrapper tconstpool:$addr)),
1501             (t2LDRHpci  tconstpool:$addr)>;
1502
1503 // FIXME: The destination register of the loads and stores can't be PC, but
1504 //        can be SP. We need another regclass (similar to rGPR) to represent
1505 //        that. Not a pressing issue since these are selected manually,
1506 //        not via pattern.
1507
1508 // Indexed loads
1509
1510 let mayLoad = 1, hasSideEffects = 0 in {
1511 def t2LDR_PRE  : T2Ipreldst<0, 0b10, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1512                             (ins t2addrmode_imm8_pre:$addr),
1513                             AddrModeT2_i8, IndexModePre, IIC_iLoad_iu,
1514                             "ldr", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []>,
1515                  Sched<[WriteLd]>;
1516
1517 def t2LDR_POST : T2Ipostldst<0, 0b10, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1518                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1519                           AddrModeT2_i8, IndexModePost, IIC_iLoad_iu,
1520                           "ldr", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>,
1521                   Sched<[WriteLd]>;
1522
1523 def t2LDRB_PRE : T2Ipreldst<0, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1524                             (ins t2addrmode_imm8_pre:$addr),
1525                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1526                             "ldrb", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []>,
1527                  Sched<[WriteLd]>;
1528
1529 def t2LDRB_POST : T2Ipostldst<0, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1530                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1531                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1532                           "ldrb", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>,
1533                   Sched<[WriteLd]>;
1534
1535 def t2LDRH_PRE : T2Ipreldst<0, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1536                             (ins t2addrmode_imm8_pre:$addr),
1537                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1538                             "ldrh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []>,
1539                 Sched<[WriteLd]>;
1540
1541 def t2LDRH_POST : T2Ipostldst<0, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1542                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1543                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1544                           "ldrh", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>,
1545                   Sched<[WriteLd]>;
1546
1547 def t2LDRSB_PRE : T2Ipreldst<1, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1548                             (ins t2addrmode_imm8_pre:$addr),
1549                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1550                             "ldrsb", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1551                             []>, Sched<[WriteLd]>;
1552
1553 def t2LDRSB_POST : T2Ipostldst<1, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1554                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1555                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1556                           "ldrsb", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>,
1557                    Sched<[WriteLd]>;
1558
1559 def t2LDRSH_PRE : T2Ipreldst<1, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1560                             (ins t2addrmode_imm8_pre:$addr),
1561                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1562                             "ldrsh", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1563                             []>, Sched<[WriteLd]>;
1564
1565 def t2LDRSH_POST : T2Ipostldst<1, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1566                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1567                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1568                           "ldrsh", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>,
1569                   Sched<[WriteLd]>;
1570 } // mayLoad = 1, hasSideEffects = 0
1571
1572 // F5.1.72 LDR (immediate) T4
1573 // .w suffixes; Constraints can't be used on t2InstAlias to describe
1574 // "$Rn =  $Rn_wb" on POST or "$addr.base = $Rn_wb" on PRE.
1575 def t2LDR_PRE_imm : t2AsmPseudo<"ldr${p}.w $Rt, $addr!",
1576                          (ins GPR:$Rt, t2addrmode_imm8_pre:$addr, pred:$p)>;
1577 def t2LDR_POST_imm : t2AsmPseudo<"ldr${p}.w $Rt, $Rn, $imm",
1578                          (ins GPR:$Rt, addr_offset_none:$Rn, t2am_imm8_offset:$imm, pred:$p)>;
1579
1580 // LDRT, LDRBT, LDRHT, LDRSBT, LDRSHT all have offset mode (PUW=0b110).
1581 // Ref: A8.6.57 LDR (immediate, Thumb) Encoding T4
1582 class T2IldT<bit signed, bits<2> type, string opc, InstrItinClass ii>
1583   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_posimm8:$addr), ii, opc,
1584           "\t$Rt, $addr", []>, Sched<[WriteLd]> {
1585   bits<4> Rt;
1586   bits<13> addr;
1587   let Inst{31-27} = 0b11111;
1588   let Inst{26-25} = 0b00;
1589   let Inst{24} = signed;
1590   let Inst{23} = 0;
1591   let Inst{22-21} = type;
1592   let Inst{20} = 1; // load
1593   let Inst{19-16} = addr{12-9};
1594   let Inst{15-12} = Rt;
1595   let Inst{11} = 1;
1596   let Inst{10-8} = 0b110; // PUW.
1597   let Inst{7-0} = addr{7-0};
1598
1599   let DecoderMethod = "DecodeT2LoadT";
1600 }
1601
1602 def t2LDRT   : T2IldT<0, 0b10, "ldrt", IIC_iLoad_i>;
1603 def t2LDRBT  : T2IldT<0, 0b00, "ldrbt", IIC_iLoad_bh_i>;
1604 def t2LDRHT  : T2IldT<0, 0b01, "ldrht", IIC_iLoad_bh_i>;
1605 def t2LDRSBT : T2IldT<1, 0b00, "ldrsbt", IIC_iLoad_bh_i>;
1606 def t2LDRSHT : T2IldT<1, 0b01, "ldrsht", IIC_iLoad_bh_i>;
1607
1608 class T2Ildacq<bits<4> bits23_20, bits<2> bit54, dag oops, dag iops,
1609                string opc, string asm, list<dag> pattern>
1610   : Thumb2I<oops, iops, AddrModeNone, 4, NoItinerary,
1611             opc, asm, "", pattern>, Requires<[IsThumb, HasAcquireRelease]> {
1612   bits<4> Rt;
1613   bits<4> addr;
1614
1615   let Inst{31-27} = 0b11101;
1616   let Inst{26-24} = 0b000;
1617   let Inst{23-20} = bits23_20;
1618   let Inst{11-6} = 0b111110;
1619   let Inst{5-4} = bit54;
1620   let Inst{3-0} = 0b1111;
1621
1622   // Encode instruction operands
1623   let Inst{19-16} = addr;
1624   let Inst{15-12} = Rt;
1625 }
1626
1627 def t2LDA : T2Ildacq<0b1101, 0b10, (outs rGPR:$Rt),
1628                      (ins addr_offset_none:$addr), "lda", "\t$Rt, $addr", []>,
1629             Sched<[WriteLd]>;
1630 def t2LDAB : T2Ildacq<0b1101, 0b00, (outs rGPR:$Rt),
1631                       (ins addr_offset_none:$addr), "ldab", "\t$Rt, $addr", []>,
1632             Sched<[WriteLd]>;
1633 def t2LDAH : T2Ildacq<0b1101, 0b01, (outs rGPR:$Rt),
1634                       (ins addr_offset_none:$addr), "ldah", "\t$Rt, $addr", []>,
1635             Sched<[WriteLd]>;
1636
1637 // Store
1638 defm t2STR :T2I_st<0b10,"str", IIC_iStore_i, IIC_iStore_si, GPR, store>;
1639 defm t2STRB:T2I_st<0b00,"strb", IIC_iStore_bh_i, IIC_iStore_bh_si,
1640                    rGPR, truncstorei8>;
1641 defm t2STRH:T2I_st<0b01,"strh", IIC_iStore_bh_i, IIC_iStore_bh_si,
1642                    rGPR, truncstorei16>;
1643
1644 // Store doubleword
1645 let mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1 in
1646 def t2STRDi8 : T2Ii8s4<1, 0, 0, (outs),
1647                        (ins rGPR:$Rt, rGPR:$Rt2, t2addrmode_imm8s4:$addr),
1648                IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", "",
1649                [(ARMstrd rGPR:$Rt, rGPR:$Rt2, t2addrmode_imm8s4:$addr)]>,
1650                Sched<[WriteST]>;
1651
1652 // Indexed stores
1653
1654 let mayStore = 1, hasSideEffects = 0 in {
1655 def t2STR_PRE  : T2Ipreldst<0, 0b10, 0, 1, (outs GPRnopc:$Rn_wb),
1656                             (ins GPRnopc:$Rt, t2addrmode_imm8_pre:$addr),
1657                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1658                             "str", "\t$Rt, $addr!",
1659                             "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []>,
1660                  Sched<[WriteST]>;
1661
1662 def t2STRH_PRE  : T2Ipreldst<0, 0b01, 0, 1, (outs GPRnopc:$Rn_wb),
1663                             (ins rGPR:$Rt, t2addrmode_imm8_pre:$addr),
1664                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1665                         "strh", "\t$Rt, $addr!",
1666                         "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []>,
1667                   Sched<[WriteST]>;
1668
1669 def t2STRB_PRE  : T2Ipreldst<0, 0b00, 0, 1, (outs GPRnopc:$Rn_wb),
1670                             (ins rGPR:$Rt, t2addrmode_imm8_pre:$addr),
1671                             AddrModeT2_i8, IndexModePre, IIC_iStore_bh_iu,
1672                         "strb", "\t$Rt, $addr!",
1673                         "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []>,
1674             Sched<[WriteST]>;
1675 } // mayStore = 1, hasSideEffects = 0
1676
1677 def t2STR_POST : T2Ipostldst<0, 0b10, 0, 0, (outs GPRnopc:$Rn_wb),
1678                             (ins GPRnopc:$Rt, addr_offset_none:$Rn,
1679                                  t2am_imm8_offset:$offset),
1680                             AddrModeT2_i8, IndexModePost, IIC_iStore_iu,
1681                           "str", "\t$Rt, $Rn$offset",
1682                           "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1683              [(set GPRnopc:$Rn_wb,
1684                   (post_store GPRnopc:$Rt, addr_offset_none:$Rn,
1685                               t2am_imm8_offset:$offset))]>,
1686             Sched<[WriteST]>;
1687
1688 def t2STRH_POST : T2Ipostldst<0, 0b01, 0, 0, (outs GPRnopc:$Rn_wb),
1689                             (ins rGPR:$Rt, addr_offset_none:$Rn,
1690                                  t2am_imm8_offset:$offset),
1691                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1692                          "strh", "\t$Rt, $Rn$offset",
1693                          "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1694        [(set GPRnopc:$Rn_wb,
1695              (post_truncsti16 rGPR:$Rt, addr_offset_none:$Rn,
1696                               t2am_imm8_offset:$offset))]>,
1697             Sched<[WriteST]>;
1698
1699 def t2STRB_POST : T2Ipostldst<0, 0b00, 0, 0, (outs GPRnopc:$Rn_wb),
1700                             (ins rGPR:$Rt, addr_offset_none:$Rn,
1701                                  t2am_imm8_offset:$offset),
1702                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1703                          "strb", "\t$Rt, $Rn$offset",
1704                          "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1705         [(set GPRnopc:$Rn_wb,
1706               (post_truncsti8 rGPR:$Rt, addr_offset_none:$Rn,
1707                               t2am_imm8_offset:$offset))]>,
1708             Sched<[WriteST]>;
1709
1710 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
1711 // put the patterns on the instruction definitions directly as ISel wants
1712 // the address base and offset to be separate operands, not a single
1713 // complex operand like we represent the instructions themselves. The
1714 // pseudos map between the two.
1715 let usesCustomInserter = 1,
1716     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
1717 def t2STR_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1718                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1719                4, IIC_iStore_ru,
1720       [(set GPRnopc:$Rn_wb,
1721             (pre_store rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>,
1722             Sched<[WriteST]>;
1723 def t2STRB_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1724                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1725                4, IIC_iStore_ru,
1726       [(set GPRnopc:$Rn_wb,
1727             (pre_truncsti8 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>,
1728             Sched<[WriteST]>;
1729 def t2STRH_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1730                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1731                4, IIC_iStore_ru,
1732       [(set GPRnopc:$Rn_wb,
1733             (pre_truncsti16 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>,
1734             Sched<[WriteST]>;
1735 }
1736
1737 // F5.1.229 STR (immediate) T4
1738 // .w suffixes; Constraints can't be used on t2InstAlias to describe
1739 // "$Rn =  $Rn_wb,@earlyclobber $Rn_wb" on POST or
1740 // "$addr.base = $Rn_wb,@earlyclobber $Rn_wb" on PRE.
1741 def t2STR_PRE_imm : t2AsmPseudo<"str${p}.w $Rt, $addr!",
1742   (ins GPR:$Rt, t2addrmode_imm8_pre:$addr, pred:$p)>;
1743 def t2STR_POST_imm : t2AsmPseudo<"str${p}.w $Rt, $Rn, $imm",
1744   (ins GPR:$Rt, addr_offset_none:$Rn, t2am_imm8_offset:$imm, pred:$p)>;
1745
1746 // STRT, STRBT, STRHT all have offset mode (PUW=0b110) and are for disassembly
1747 // only.
1748 // Ref: A8.6.193 STR (immediate, Thumb) Encoding T4
1749 class T2IstT<bits<2> type, string opc, InstrItinClass ii>
1750   : T2Ii8<(outs), (ins rGPR:$Rt, t2addrmode_imm8:$addr), ii, opc,
1751           "\t$Rt, $addr", []>, Sched<[WriteST]> {
1752   let Inst{31-27} = 0b11111;
1753   let Inst{26-25} = 0b00;
1754   let Inst{24} = 0; // not signed
1755   let Inst{23} = 0;
1756   let Inst{22-21} = type;
1757   let Inst{20} = 0; // store
1758   let Inst{11} = 1;
1759   let Inst{10-8} = 0b110; // PUW
1760
1761   bits<4> Rt;
1762   bits<13> addr;
1763   let Inst{15-12} = Rt;
1764   let Inst{19-16} = addr{12-9};
1765   let Inst{7-0}   = addr{7-0};
1766 }
1767
1768 def t2STRT   : T2IstT<0b10, "strt", IIC_iStore_i>;
1769 def t2STRBT  : T2IstT<0b00, "strbt", IIC_iStore_bh_i>;
1770 def t2STRHT  : T2IstT<0b01, "strht", IIC_iStore_bh_i>;
1771
1772 // ldrd / strd pre / post variants
1773
1774 let mayLoad = 1, hasSideEffects = 0 in
1775 def t2LDRD_PRE  : T2Ii8s4<1, 1, 1, (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1776                  (ins t2addrmode_imm8s4_pre:$addr), IIC_iLoad_d_ru,
1777                  "ldrd", "\t$Rt, $Rt2, $addr!", "$addr.base = $wb", []>,
1778                  Sched<[WriteLd]> {
1779   let DecoderMethod = "DecodeT2LDRDPreInstruction";
1780 }
1781
1782 let mayLoad = 1, hasSideEffects = 0 in
1783 def t2LDRD_POST : T2Ii8s4post<0, 1, 1, (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1784                  (ins addr_offset_none:$addr, t2am_imm8s4_offset:$imm),
1785                  IIC_iLoad_d_ru, "ldrd", "\t$Rt, $Rt2, $addr$imm",
1786                  "$addr.base = $wb", []>, Sched<[WriteLd]>;
1787
1788 let mayStore = 1, hasSideEffects = 0 in
1789 def t2STRD_PRE  : T2Ii8s4<1, 1, 0, (outs GPR:$wb),
1790                  (ins rGPR:$Rt, rGPR:$Rt2, t2addrmode_imm8s4_pre:$addr),
1791                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, $addr!",
1792                  "$addr.base = $wb", []>, Sched<[WriteST]> {
1793   let DecoderMethod = "DecodeT2STRDPreInstruction";
1794 }
1795
1796 let mayStore = 1, hasSideEffects = 0 in
1797 def t2STRD_POST : T2Ii8s4post<0, 1, 0, (outs GPR:$wb),
1798                  (ins rGPR:$Rt, rGPR:$Rt2, addr_offset_none:$addr,
1799                       t2am_imm8s4_offset:$imm),
1800                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, $addr$imm",
1801                  "$addr.base = $wb", []>, Sched<[WriteST]>;
1802
1803 class T2Istrrel<bits<2> bit54, dag oops, dag iops,
1804                 string opc, string asm, list<dag> pattern>
1805   : Thumb2I<oops, iops, AddrModeNone, 4, NoItinerary, opc,
1806             asm, "", pattern>, Requires<[IsThumb, HasAcquireRelease]>,
1807     Sched<[WriteST]> {
1808   bits<4> Rt;
1809   bits<4> addr;
1810
1811   let Inst{31-27} = 0b11101;
1812   let Inst{26-20} = 0b0001100;
1813   let Inst{11-6} = 0b111110;
1814   let Inst{5-4} = bit54;
1815   let Inst{3-0} = 0b1111;
1816
1817   // Encode instruction operands
1818   let Inst{19-16} = addr;
1819   let Inst{15-12} = Rt;
1820 }
1821
1822 def t2STL  : T2Istrrel<0b10, (outs), (ins rGPR:$Rt, addr_offset_none:$addr),
1823                        "stl", "\t$Rt, $addr", []>;
1824 def t2STLB : T2Istrrel<0b00, (outs), (ins rGPR:$Rt, addr_offset_none:$addr),
1825                        "stlb", "\t$Rt, $addr", []>;
1826 def t2STLH : T2Istrrel<0b01, (outs), (ins rGPR:$Rt, addr_offset_none:$addr),
1827                        "stlh", "\t$Rt, $addr", []>;
1828
1829 // T2Ipl (Preload Data/Instruction) signals the memory system of possible future
1830 // data/instruction access.
1831 // instr_write is inverted for Thumb mode: (prefetch 3) -> (preload 0),
1832 // (prefetch 1) -> (preload 2),  (prefetch 2) -> (preload 1).
1833 multiclass T2Ipl<bits<1> write, bits<1> instr, string opc> {
1834
1835   def i12 : T2Ii12<(outs), (ins t2addrmode_imm12:$addr), IIC_Preload, opc,
1836                 "\t$addr",
1837               [(ARMPreload t2addrmode_imm12:$addr, (i32 write), (i32 instr))]>,
1838               Sched<[WritePreLd]> {
1839     let Inst{31-25} = 0b1111100;
1840     let Inst{24} = instr;
1841     let Inst{23} = 1;
1842     let Inst{22} = 0;
1843     let Inst{21} = write;
1844     let Inst{20} = 1;
1845     let Inst{15-12} = 0b1111;
1846
1847     bits<17> addr;
1848     let Inst{19-16} = addr{16-13}; // Rn
1849     let Inst{11-0}  = addr{11-0};  // imm12
1850
1851     let DecoderMethod = "DecodeT2LoadImm12";
1852   }
1853
1854   def i8 : T2Ii8<(outs), (ins t2addrmode_negimm8:$addr), IIC_Preload, opc,
1855                 "\t$addr",
1856             [(ARMPreload t2addrmode_negimm8:$addr, (i32 write), (i32 instr))]>,
1857             Sched<[WritePreLd]> {
1858     let Inst{31-25} = 0b1111100;
1859     let Inst{24} = instr;
1860     let Inst{23} = 0; // U = 0
1861     let Inst{22} = 0;
1862     let Inst{21} = write;
1863     let Inst{20} = 1;
1864     let Inst{15-12} = 0b1111;
1865     let Inst{11-8} = 0b1100;
1866
1867     bits<13> addr;
1868     let Inst{19-16} = addr{12-9}; // Rn
1869     let Inst{7-0}   = addr{7-0};  // imm8
1870
1871     let DecoderMethod = "DecodeT2LoadImm8";
1872   }
1873
1874   def s : T2Iso<(outs), (ins t2addrmode_so_reg:$addr), IIC_Preload, opc,
1875                "\t$addr",
1876              [(ARMPreload t2addrmode_so_reg:$addr, (i32 write), (i32 instr))]>,
1877              Sched<[WritePreLd]> {
1878     let Inst{31-25} = 0b1111100;
1879     let Inst{24} = instr;
1880     let Inst{23} = 0; // add = TRUE for T1
1881     let Inst{22} = 0;
1882     let Inst{21} = write;
1883     let Inst{20} = 1;
1884     let Inst{15-12} = 0b1111;
1885     let Inst{11-6} = 0b000000;
1886
1887     bits<10> addr;
1888     let Inst{19-16} = addr{9-6}; // Rn
1889     let Inst{3-0}   = addr{5-2}; // Rm
1890     let Inst{5-4}   = addr{1-0}; // imm2
1891
1892     let DecoderMethod = "DecodeT2LoadShift";
1893   }
1894 }
1895
1896 defm t2PLD    : T2Ipl<0, 0, "pld">,  Requires<[IsThumb2]>;
1897 defm t2PLDW   : T2Ipl<1, 0, "pldw">, Requires<[IsThumb2,HasV7,HasMP]>;
1898 defm t2PLI    : T2Ipl<0, 1, "pli">,  Requires<[IsThumb2,HasV7]>;
1899
1900 // PLD/PLDW/PLI aliases w/ the optional .w suffix
1901 def : t2InstAlias<"pld${p}.w\t$addr",
1902                  (t2PLDi12  t2addrmode_imm12:$addr, pred:$p)>;
1903 def : t2InstAlias<"pld${p}.w\t$addr",
1904                  (t2PLDi8   t2addrmode_negimm8:$addr, pred:$p)>;
1905 def : t2InstAlias<"pld${p}.w\t$addr",
1906                  (t2PLDs    t2addrmode_so_reg:$addr, pred:$p)>;
1907
1908 def : InstAlias<"pldw${p}.w\t$addr",
1909                  (t2PLDWi12  t2addrmode_imm12:$addr, pred:$p), 0>,
1910       Requires<[IsThumb2,HasV7,HasMP]>;
1911 def : InstAlias<"pldw${p}.w\t$addr",
1912                  (t2PLDWi8   t2addrmode_negimm8:$addr, pred:$p), 0>,
1913       Requires<[IsThumb2,HasV7,HasMP]>;
1914 def : InstAlias<"pldw${p}.w\t$addr",
1915                  (t2PLDWs    t2addrmode_so_reg:$addr, pred:$p), 0>,
1916       Requires<[IsThumb2,HasV7,HasMP]>;
1917
1918 def : InstAlias<"pli${p}.w\t$addr",
1919                  (t2PLIi12  t2addrmode_imm12:$addr, pred:$p), 0>,
1920       Requires<[IsThumb2,HasV7]>;
1921 def : InstAlias<"pli${p}.w\t$addr",
1922                  (t2PLIi8   t2addrmode_negimm8:$addr, pred:$p), 0>,
1923       Requires<[IsThumb2,HasV7]>;
1924 def : InstAlias<"pli${p}.w\t$addr",
1925                  (t2PLIs    t2addrmode_so_reg:$addr, pred:$p), 0>,
1926       Requires<[IsThumb2,HasV7]>;
1927
1928 // pci variant is very similar to i12, but supports negative offsets
1929 // from the PC. Only PLD and PLI have pci variants (not PLDW)
1930 class T2Iplpci<bits<1> inst, string opc> : T2Ipc<(outs), (ins t2ldrlabel:$addr),
1931                IIC_Preload, opc, "\t$addr",
1932                [(ARMPreload (ARMWrapper tconstpool:$addr),
1933                 (i32 0), (i32 inst))]>, Sched<[WritePreLd]> {
1934   let Inst{31-25} = 0b1111100;
1935   let Inst{24} = inst;
1936   let Inst{22-20} = 0b001;
1937   let Inst{19-16} = 0b1111;
1938   let Inst{15-12} = 0b1111;
1939
1940   bits<13> addr;
1941   let Inst{23}   = addr{12};   // add = (U == '1')
1942   let Inst{11-0} = addr{11-0}; // imm12
1943
1944   let DecoderMethod = "DecodeT2LoadLabel";
1945 }
1946
1947 def t2PLDpci : T2Iplpci<0, "pld">,  Requires<[IsThumb2]>;
1948 def t2PLIpci : T2Iplpci<1, "pli">,  Requires<[IsThumb2,HasV7]>;
1949
1950 def : t2InstAlias<"pld${p}.w $addr",
1951                   (t2PLDpci t2ldrlabel:$addr, pred:$p)>;
1952 def : InstAlias<"pli${p}.w $addr",
1953                  (t2PLIpci  t2ldrlabel:$addr, pred:$p), 0>,
1954       Requires<[IsThumb2,HasV7]>;
1955
1956 // PLD/PLI with alternate literal form.
1957 def : t2InstAlias<"pld${p} $addr",
1958                   (t2PLDpci t2ldr_pcrel_imm12:$addr, pred:$p)>;
1959 def : InstAlias<"pli${p} $addr",
1960                  (t2PLIpci  t2ldr_pcrel_imm12:$addr, pred:$p), 0>,
1961       Requires<[IsThumb2,HasV7]>;
1962 def : t2InstAlias<"pld${p}.w $addr",
1963                   (t2PLDpci t2ldr_pcrel_imm12:$addr, pred:$p)>;
1964 def : InstAlias<"pli${p}.w $addr",
1965                  (t2PLIpci  t2ldr_pcrel_imm12:$addr, pred:$p), 0>,
1966       Requires<[IsThumb2,HasV7]>;
1967
1968 //===----------------------------------------------------------------------===//
1969 //  Load / store multiple Instructions.
1970 //
1971
1972 multiclass thumb2_ld_mult<string asm, InstrItinClass itin,
1973                             InstrItinClass itin_upd, bit L_bit> {
1974   def IA :
1975     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1976          itin, !strconcat(asm, "${p}.w\t$Rn, $regs"), []> {
1977     bits<4>  Rn;
1978     bits<16> regs;
1979
1980     let Inst{31-27} = 0b11101;
1981     let Inst{26-25} = 0b00;
1982     let Inst{24-23} = 0b01;     // Increment After
1983     let Inst{22}    = 0;
1984     let Inst{21}    = 0;        // No writeback
1985     let Inst{20}    = L_bit;
1986     let Inst{19-16} = Rn;
1987     let Inst{15-0}  = regs;
1988   }
1989   def IA_UPD :
1990     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1991           itin_upd, !strconcat(asm, "${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
1992     bits<4>  Rn;
1993     bits<16> regs;
1994
1995     let Inst{31-27} = 0b11101;
1996     let Inst{26-25} = 0b00;
1997     let Inst{24-23} = 0b01;     // Increment After
1998     let Inst{22}    = 0;
1999     let Inst{21}    = 1;        // Writeback
2000     let Inst{20}    = L_bit;
2001     let Inst{19-16} = Rn;
2002     let Inst{15-0}  = regs;
2003   }
2004   def DB :
2005     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2006          itin, !strconcat(asm, "db${p}\t$Rn, $regs"), []> {
2007     bits<4>  Rn;
2008     bits<16> regs;
2009
2010     let Inst{31-27} = 0b11101;
2011     let Inst{26-25} = 0b00;
2012     let Inst{24-23} = 0b10;     // Decrement Before
2013     let Inst{22}    = 0;
2014     let Inst{21}    = 0;        // No writeback
2015     let Inst{20}    = L_bit;
2016     let Inst{19-16} = Rn;
2017     let Inst{15-0}  = regs;
2018   }
2019   def DB_UPD :
2020     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2021           itin_upd, !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2022     bits<4>  Rn;
2023     bits<16> regs;
2024
2025     let Inst{31-27} = 0b11101;
2026     let Inst{26-25} = 0b00;
2027     let Inst{24-23} = 0b10;     // Decrement Before
2028     let Inst{22}    = 0;
2029     let Inst{21}    = 1;        // Writeback
2030     let Inst{20}    = L_bit;
2031     let Inst{19-16} = Rn;
2032     let Inst{15-0}  = regs;
2033   }
2034 }
2035
2036 let hasSideEffects = 0 in {
2037
2038 let mayLoad = 1, hasExtraDefRegAllocReq = 1, variadicOpsAreDefs = 1 in
2039 defm t2LDM : thumb2_ld_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu, 1>;
2040
2041 multiclass thumb2_st_mult<string asm, InstrItinClass itin,
2042                             InstrItinClass itin_upd, bit L_bit> {
2043   def IA :
2044     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2045          itin, !strconcat(asm, "${p}.w\t$Rn, $regs"), []> {
2046     bits<4>  Rn;
2047     bits<16> regs;
2048
2049     let Inst{31-27} = 0b11101;
2050     let Inst{26-25} = 0b00;
2051     let Inst{24-23} = 0b01;     // Increment After
2052     let Inst{22}    = 0;
2053     let Inst{21}    = 0;        // No writeback
2054     let Inst{20}    = L_bit;
2055     let Inst{19-16} = Rn;
2056     let Inst{15}    = 0;
2057     let Inst{14}    = regs{14};
2058     let Inst{13}    = 0;
2059     let Inst{12-0}  = regs{12-0};
2060   }
2061   def IA_UPD :
2062     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2063           itin_upd, !strconcat(asm, "${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
2064     bits<4>  Rn;
2065     bits<16> regs;
2066
2067     let Inst{31-27} = 0b11101;
2068     let Inst{26-25} = 0b00;
2069     let Inst{24-23} = 0b01;     // Increment After
2070     let Inst{22}    = 0;
2071     let Inst{21}    = 1;        // Writeback
2072     let Inst{20}    = L_bit;
2073     let Inst{19-16} = Rn;
2074     let Inst{15}    = 0;
2075     let Inst{14}    = regs{14};
2076     let Inst{13}    = 0;
2077     let Inst{12-0}  = regs{12-0};
2078   }
2079   def DB :
2080     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2081          itin, !strconcat(asm, "db${p}\t$Rn, $regs"), []> {
2082     bits<4>  Rn;
2083     bits<16> regs;
2084
2085     let Inst{31-27} = 0b11101;
2086     let Inst{26-25} = 0b00;
2087     let Inst{24-23} = 0b10;     // Decrement Before
2088     let Inst{22}    = 0;
2089     let Inst{21}    = 0;        // No writeback
2090     let Inst{20}    = L_bit;
2091     let Inst{19-16} = Rn;
2092     let Inst{15}    = 0;
2093     let Inst{14}    = regs{14};
2094     let Inst{13}    = 0;
2095     let Inst{12-0}  = regs{12-0};
2096   }
2097   def DB_UPD :
2098     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2099           itin_upd, !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2100     bits<4>  Rn;
2101     bits<16> regs;
2102
2103     let Inst{31-27} = 0b11101;
2104     let Inst{26-25} = 0b00;
2105     let Inst{24-23} = 0b10;     // Decrement Before
2106     let Inst{22}    = 0;
2107     let Inst{21}    = 1;        // Writeback
2108     let Inst{20}    = L_bit;
2109     let Inst{19-16} = Rn;
2110     let Inst{15}    = 0;
2111     let Inst{14}    = regs{14};
2112     let Inst{13}    = 0;
2113     let Inst{12-0}  = regs{12-0};
2114   }
2115 }
2116
2117
2118 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2119 defm t2STM : thumb2_st_mult<"stm", IIC_iStore_m, IIC_iStore_mu, 0>;
2120
2121 } // hasSideEffects
2122
2123
2124 //===----------------------------------------------------------------------===//
2125 //  Move Instructions.
2126 //
2127
2128 let hasSideEffects = 0 in
2129 def t2MOVr : T2sTwoReg<(outs GPRnopc:$Rd), (ins GPRnopc:$Rm), IIC_iMOVr,
2130                    "mov", ".w\t$Rd, $Rm", []>, Sched<[WriteALU]> {
2131   let Inst{31-27} = 0b11101;
2132   let Inst{26-25} = 0b01;
2133   let Inst{24-21} = 0b0010;
2134   let Inst{19-16} = 0b1111; // Rn
2135   let Inst{15} = 0b0;
2136   let Inst{14-12} = 0b000;
2137   let Inst{7-4} = 0b0000;
2138 }
2139 def : t2InstAlias<"mov${p}.w $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPRnopc:$Rm,
2140                                                 pred:$p, zero_reg)>;
2141 def : t2InstAlias<"movs${p}.w $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPRnopc:$Rm,
2142                                                  pred:$p, CPSR)>;
2143 def : t2InstAlias<"movs${p} $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPRnopc:$Rm,
2144                                                pred:$p, CPSR)>;
2145
2146 // AddedComplexity to ensure isel tries t2MOVi before t2MOVi16.
2147 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
2148     AddedComplexity = 1 in
2149 def t2MOVi : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), IIC_iMOVi,
2150                    "mov", ".w\t$Rd, $imm",
2151                    [(set rGPR:$Rd, t2_so_imm:$imm)]>, Sched<[WriteALU]> {
2152   let Inst{31-27} = 0b11110;
2153   let Inst{25} = 0;
2154   let Inst{24-21} = 0b0010;
2155   let Inst{19-16} = 0b1111; // Rn
2156   let Inst{15} = 0;
2157 }
2158
2159 // cc_out is handled as part of the explicit mnemonic in the parser for 'mov'.
2160 // Use aliases to get that to play nice here.
2161 def : t2InstAlias<"movs${p}.w $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
2162                                                 pred:$p, CPSR)>;
2163 def : t2InstAlias<"movs${p} $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
2164                                                 pred:$p, CPSR)>;
2165
2166 def : t2InstAlias<"mov${p}.w $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
2167                                                  pred:$p, zero_reg)>;
2168 def : t2InstAlias<"mov${p} $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
2169                                                pred:$p, zero_reg)>;
2170
2171 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2172 def t2MOVi16 : T2I<(outs rGPR:$Rd), (ins imm0_65535_expr:$imm), IIC_iMOVi,
2173                    "movw", "\t$Rd, $imm",
2174                    [(set rGPR:$Rd, imm0_65535:$imm)]>, Sched<[WriteALU]>,
2175                    Requires<[IsThumb, HasV8MBaseline]> {
2176   let Inst{31-27} = 0b11110;
2177   let Inst{25} = 1;
2178   let Inst{24-21} = 0b0010;
2179   let Inst{20} = 0; // The S bit.
2180   let Inst{15} = 0;
2181
2182   bits<4> Rd;
2183   bits<16> imm;
2184
2185   let Inst{11-8}  = Rd;
2186   let Inst{19-16} = imm{15-12};
2187   let Inst{26}    = imm{11};
2188   let Inst{14-12} = imm{10-8};
2189   let Inst{7-0}   = imm{7-0};
2190   let DecoderMethod = "DecodeT2MOVTWInstruction";
2191 }
2192
2193 def : InstAlias<"mov${p} $Rd, $imm",
2194                 (t2MOVi16 rGPR:$Rd, imm256_65535_expr:$imm, pred:$p), 0>,
2195                 Requires<[IsThumb, HasV8MBaseline]>, Sched<[WriteALU]>;
2196
2197 def t2MOVi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
2198                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
2199                         Sched<[WriteALU]>;
2200
2201 let Constraints = "$src = $Rd" in {
2202 def t2MOVTi16 : T2I<(outs rGPR:$Rd),
2203                     (ins rGPR:$src, imm0_65535_expr:$imm), IIC_iMOVi,
2204                     "movt", "\t$Rd, $imm",
2205                     [(set rGPR:$Rd,
2206                           (or (and rGPR:$src, 0xffff), lo16AllZero:$imm))]>,
2207                           Sched<[WriteALU]>,
2208                           Requires<[IsThumb, HasV8MBaseline]> {
2209   let Inst{31-27} = 0b11110;
2210   let Inst{25} = 1;
2211   let Inst{24-21} = 0b0110;
2212   let Inst{20} = 0; // The S bit.
2213   let Inst{15} = 0;
2214
2215   bits<4> Rd;
2216   bits<16> imm;
2217
2218   let Inst{11-8}  = Rd;
2219   let Inst{19-16} = imm{15-12};
2220   let Inst{26}    = imm{11};
2221   let Inst{14-12} = imm{10-8};
2222   let Inst{7-0}   = imm{7-0};
2223   let DecoderMethod = "DecodeT2MOVTWInstruction";
2224 }
2225
2226 def t2MOVTi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
2227                      (ins rGPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
2228                      Sched<[WriteALU]>, Requires<[IsThumb, HasV8MBaseline]>;
2229 } // Constraints
2230
2231 def : T2Pat<(or rGPR:$src, 0xffff0000), (t2MOVTi16 rGPR:$src, 0xffff)>;
2232
2233 //===----------------------------------------------------------------------===//
2234 //  Extend Instructions.
2235 //
2236
2237 // Sign extenders
2238
2239 def t2SXTB  : T2I_ext_rrot<0b100, "sxtb">;
2240 def t2SXTH  : T2I_ext_rrot<0b000, "sxth">;
2241 def t2SXTB16 : T2I_ext_rrot_xtb16<0b010, "sxtb16">;
2242
2243 def t2SXTAB : T2I_exta_rrot<0b100, "sxtab">;
2244 def t2SXTAH : T2I_exta_rrot<0b000, "sxtah">;
2245 def t2SXTAB16 : T2I_exta_rrot<0b010, "sxtab16">;
2246
2247 def : T2Pat<(sext_inreg (rotr rGPR:$Rn, rot_imm:$rot), i8),
2248             (t2SXTB rGPR:$Rn, rot_imm:$rot)>;
2249 def : T2Pat<(sext_inreg (rotr rGPR:$Rn, rot_imm:$rot), i16),
2250             (t2SXTH rGPR:$Rn, rot_imm:$rot)>;
2251 def : Thumb2DSPPat<(add rGPR:$Rn,
2252                             (sext_inreg (rotr rGPR:$Rm, rot_imm:$rot), i8)),
2253             (t2SXTAB rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
2254 def : Thumb2DSPPat<(add rGPR:$Rn,
2255                             (sext_inreg (rotr rGPR:$Rm, rot_imm:$rot), i16)),
2256             (t2SXTAH rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
2257 def : Thumb2DSPPat<(int_arm_sxtb16 rGPR:$Rn),
2258                    (t2SXTB16 rGPR:$Rn, 0)>;
2259 def : Thumb2DSPPat<(int_arm_sxtab16 rGPR:$Rn, rGPR:$Rm),
2260                    (t2SXTAB16 rGPR:$Rn, rGPR:$Rm, 0)>;
2261 def : Thumb2DSPPat<(int_arm_sxtb16 (rotr rGPR:$Rn, rot_imm:$rot)),
2262                    (t2SXTB16 rGPR:$Rn, rot_imm:$rot)>;
2263 def : Thumb2DSPPat<(int_arm_sxtab16 rGPR:$Rn, (rotr rGPR:$Rm, rot_imm:$rot)),
2264                    (t2SXTAB16 rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
2265
2266
2267 // A simple right-shift can also be used in most cases (the exception is the
2268 // SXTH operations with a rotate of 24: there the non-contiguous bits are
2269 // relevant).
2270 def : Thumb2DSPPat<(add rGPR:$Rn, (sext_inreg
2271                                         (srl rGPR:$Rm, rot_imm:$rot), i8)),
2272                        (t2SXTAB rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
2273 def : Thumb2DSPPat<(add rGPR:$Rn, (sext_inreg
2274                                         (srl rGPR:$Rm, imm8_or_16:$rot), i16)),
2275                        (t2SXTAH rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
2276 def : Thumb2DSPPat<(add rGPR:$Rn, (sext_inreg
2277                                         (rotr rGPR:$Rm, (i32 24)), i16)),
2278                        (t2SXTAH rGPR:$Rn, rGPR:$Rm, (i32 3))>;
2279 def : Thumb2DSPPat<(add rGPR:$Rn, (sext_inreg
2280                                         (or (srl rGPR:$Rm, (i32 24)),
2281                                               (shl rGPR:$Rm, (i32 8))), i16)),
2282                        (t2SXTAH rGPR:$Rn, rGPR:$Rm, (i32 3))>;
2283
2284 // Zero extenders
2285
2286 let AddedComplexity = 16 in {
2287 def t2UXTB   : T2I_ext_rrot<0b101, "uxtb">;
2288 def t2UXTH   : T2I_ext_rrot<0b001, "uxth">;
2289 def t2UXTB16 : T2I_ext_rrot_xtb16<0b011, "uxtb16">;
2290
2291 def : Thumb2DSPPat<(and (rotr rGPR:$Rm, rot_imm:$rot), 0x000000FF),
2292                        (t2UXTB rGPR:$Rm, rot_imm:$rot)>;
2293 def : Thumb2DSPPat<(and (rotr rGPR:$Rm, rot_imm:$rot), 0x0000FFFF),
2294                        (t2UXTH rGPR:$Rm, rot_imm:$rot)>;
2295 def : Thumb2DSPPat<(and (rotr rGPR:$Rm, rot_imm:$rot), 0x00FF00FF),
2296                        (t2UXTB16 rGPR:$Rm, rot_imm:$rot)>;
2297
2298 def : Thumb2DSPPat<(int_arm_uxtb16 rGPR:$Rm),
2299                    (t2UXTB16 rGPR:$Rm, 0)>;
2300 def : Thumb2DSPPat<(int_arm_uxtb16 (rotr rGPR:$Rn, rot_imm:$rot)),
2301                    (t2UXTB16 rGPR:$Rn, rot_imm:$rot)>;
2302
2303 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2304 //        The transformation should probably be done as a combiner action
2305 //        instead so we can include a check for masking back in the upper
2306 //        eight bits of the source into the lower eight bits of the result.
2307 //def : T2Pat<(and (shl rGPR:$Src, (i32 8)), 0xFF00FF),
2308 //            (t2UXTB16 rGPR:$Src, 3)>,
2309 //          Requires<[HasDSP, IsThumb2]>;
2310 def : T2Pat<(and (srl rGPR:$Src, (i32 8)), 0xFF00FF),
2311             (t2UXTB16 rGPR:$Src, 1)>,
2312         Requires<[HasDSP, IsThumb2]>;
2313
2314 def t2UXTAB : T2I_exta_rrot<0b101, "uxtab">;
2315 def t2UXTAH : T2I_exta_rrot<0b001, "uxtah">;
2316 def t2UXTAB16 : T2I_exta_rrot<0b011, "uxtab16">;
2317
2318 def : Thumb2DSPPat<(add rGPR:$Rn, (and (rotr rGPR:$Rm, rot_imm:$rot),
2319                                             0x00FF)),
2320                        (t2UXTAB rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
2321 def : Thumb2DSPPat<(add rGPR:$Rn, (and (rotr rGPR:$Rm, rot_imm:$rot),
2322                                             0xFFFF)),
2323                        (t2UXTAH rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
2324 def : Thumb2DSPPat<(add rGPR:$Rn, (and (srl rGPR:$Rm, rot_imm:$rot),
2325                                            0xFF)),
2326                        (t2UXTAB rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
2327 def : Thumb2DSPPat<(add rGPR:$Rn, (and (srl rGPR:$Rm, imm8_or_16:$rot),
2328                                             0xFFFF)),
2329                        (t2UXTAH rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
2330 def : Thumb2DSPPat<(int_arm_uxtab16 rGPR:$Rn, rGPR:$Rm),
2331                       (t2UXTAB16 rGPR:$Rn, rGPR:$Rm, 0)>;
2332 def : Thumb2DSPPat<(int_arm_uxtab16 rGPR:$Rn, (rotr rGPR:$Rm, rot_imm:$rot)),
2333                    (t2UXTAB16 rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
2334 }
2335
2336
2337 //===----------------------------------------------------------------------===//
2338 //  Arithmetic Instructions.
2339 //
2340
2341 let isAdd = 1 in
2342 defm t2ADD  : T2I_bin_ii12rs<0b000, "add", add, 1>;
2343 defm t2SUB  : T2I_bin_ii12rs<0b101, "sub", sub>;
2344
2345 // ADD and SUB with 's' bit set. No 12-bit immediate (T4) variants.
2346 //
2347 // Currently, t2ADDS/t2SUBS are pseudo opcodes that exist only in the
2348 // selection DAG. They are "lowered" to real t2ADD/t2SUB opcodes by
2349 // AdjustInstrPostInstrSelection where we determine whether or not to
2350 // set the "s" bit based on CPSR liveness.
2351 //
2352 // FIXME: Eliminate t2ADDS/t2SUBS pseudo opcodes after adding tablegen
2353 // support for an optional CPSR definition that corresponds to the DAG
2354 // node's second value. We can then eliminate the implicit def of CPSR.
2355 defm t2ADDS : T2I_bin_s_irs <IIC_iALUi, IIC_iALUr, IIC_iALUsi, ARMaddc, 1>;
2356 defm t2SUBS : T2I_bin_s_irs <IIC_iALUi, IIC_iALUr, IIC_iALUsi, ARMsubc>;
2357
2358 def : T2Pat<(ARMsubs GPRnopc:$Rn, t2_so_imm:$imm),
2359             (t2SUBSri $Rn, t2_so_imm:$imm)>;
2360 def : T2Pat<(ARMsubs GPRnopc:$Rn, rGPR:$Rm), (t2SUBSrr $Rn, $Rm)>;
2361 def : T2Pat<(ARMsubs GPRnopc:$Rn, t2_so_reg:$ShiftedRm),
2362             (t2SUBSrs $Rn, t2_so_reg:$ShiftedRm)>;
2363
2364 let hasPostISelHook = 1 in {
2365 defm t2ADC  : T2I_adde_sube_irs<0b1010, "adc", ARMadde, 1>;
2366 defm t2SBC  : T2I_adde_sube_irs<0b1011, "sbc", ARMsube>;
2367 }
2368
2369 def : t2InstSubst<"adc${s}${p} $rd, $rn, $imm",
2370                  (t2SBCri rGPR:$rd, rGPR:$rn, t2_so_imm_not:$imm, pred:$p, s_cc_out:$s)>;
2371 def : t2InstSubst<"sbc${s}${p} $rd, $rn, $imm",
2372                  (t2ADCri rGPR:$rd, rGPR:$rn, t2_so_imm_not:$imm, pred:$p, s_cc_out:$s)>;
2373
2374 def : t2InstSubst<"add${s}${p}.w $rd, $rn, $imm",
2375                  (t2SUBri rGPR:$rd, GPRnopc:$rn, t2_so_imm_neg:$imm, pred:$p, s_cc_out:$s)>;
2376 def : t2InstSubst<"sub${s}${p}.w $rd, $rn, $imm",
2377                  (t2ADDri rGPR:$rd, GPRnopc:$rn, t2_so_imm_neg:$imm, pred:$p, s_cc_out:$s)>;
2378 def : t2InstSubst<"subw${p} $Rd, $Rn, $imm",
2379                  (t2ADDri12 rGPR:$Rd, GPR:$Rn, imm0_4095_neg:$imm, pred:$p)>;
2380 def : t2InstSubst<"sub${s}${p} $rd, $rn, $imm",
2381                  (t2ADDri rGPR:$rd, GPRnopc:$rn, t2_so_imm_neg:$imm, pred:$p, s_cc_out:$s)>;
2382 def : t2InstSubst<"sub${p} $rd, $rn, $imm",
2383                  (t2ADDri12 rGPR:$rd, GPR:$rn, imm0_4095_neg:$imm, pred:$p)>;
2384
2385 // SP to SP alike
2386 def : t2InstSubst<"add${s}${p}.w $rd, $rn, $imm",
2387                  (t2SUBspImm GPRsp:$rd, GPRsp:$rn, t2_so_imm_neg:$imm, pred:$p, s_cc_out:$s)>;
2388 def : t2InstSubst<"sub${s}${p}.w $rd, $rn, $imm",
2389                  (t2ADDspImm GPRsp:$rd, GPRsp:$rn, t2_so_imm_neg:$imm, pred:$p, s_cc_out:$s)>;
2390 def : t2InstSubst<"subw${p} $Rd, $Rn, $imm",
2391                  (t2ADDspImm12 GPRsp:$Rd, GPRsp:$Rn, imm0_4095_neg:$imm, pred:$p)>;
2392 def : t2InstSubst<"sub${s}${p} $rd, $rn, $imm",
2393                  (t2ADDspImm GPRsp:$rd, GPRsp:$rn, t2_so_imm_neg:$imm, pred:$p, s_cc_out:$s)>;
2394 def : t2InstSubst<"sub${p} $rd, $rn, $imm",
2395                  (t2ADDspImm12 GPRsp:$rd, GPRsp:$rn, imm0_4095_neg:$imm, pred:$p)>;
2396
2397
2398 // RSB
2399 defm t2RSB  : T2I_rbin_irs  <0b1110, "rsb", sub>;
2400
2401 // FIXME: Eliminate them if we can write def : Pat patterns which defines
2402 // CPSR and the implicit def of CPSR is not needed.
2403 defm t2RSBS : T2I_rbin_s_is <ARMsubc>;
2404
2405 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2406 // The assume-no-carry-in form uses the negation of the input since add/sub
2407 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2408 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2409 // details.
2410 // The AddedComplexity preferences the first variant over the others since
2411 // it can be shrunk to a 16-bit wide encoding, while the others cannot.
2412 let AddedComplexity = 1 in
2413 def : T2Pat<(add        rGPR:$src, imm1_255_neg:$imm),
2414             (t2SUBri    rGPR:$src, imm1_255_neg:$imm)>;
2415 def : T2Pat<(add        rGPR:$src, t2_so_imm_neg:$imm),
2416             (t2SUBri    rGPR:$src, t2_so_imm_neg:$imm)>;
2417 def : T2Pat<(add        rGPR:$src, imm0_4095_neg:$imm),
2418             (t2SUBri12  rGPR:$src, imm0_4095_neg:$imm)>;
2419 def : T2Pat<(add        GPR:$src, imm0_65535_neg:$imm),
2420             (t2SUBrr    GPR:$src, (t2MOVi16 (imm_neg_XFORM imm:$imm)))>;
2421
2422 // Do the same for v8m targets since they support movw with a 16-bit value.
2423 def : T1Pat<(add tGPR:$src, imm0_65535_neg:$imm),
2424              (tSUBrr tGPR:$src, (t2MOVi16 (imm_neg_XFORM imm:$imm)))>,
2425              Requires<[HasV8MBaseline]>;
2426
2427 let AddedComplexity = 1 in
2428 def : T2Pat<(ARMaddc    rGPR:$src, imm1_255_neg:$imm),
2429             (t2SUBSri   rGPR:$src, imm1_255_neg:$imm)>;
2430 def : T2Pat<(ARMaddc    rGPR:$src, t2_so_imm_neg:$imm),
2431             (t2SUBSri   rGPR:$src, t2_so_imm_neg:$imm)>;
2432 def : T2Pat<(ARMaddc    rGPR:$src, imm0_65535_neg:$imm),
2433             (t2SUBSrr   rGPR:$src, (t2MOVi16 (imm_neg_XFORM imm:$imm)))>;
2434 // The with-carry-in form matches bitwise not instead of the negation.
2435 // Effectively, the inverse interpretation of the carry flag already accounts
2436 // for part of the negation.
2437 let AddedComplexity = 1 in
2438 def : T2Pat<(ARMadde    rGPR:$src, imm0_255_not:$imm, CPSR),
2439             (t2SBCri    rGPR:$src, imm0_255_not:$imm)>;
2440 def : T2Pat<(ARMadde    rGPR:$src, t2_so_imm_not:$imm, CPSR),
2441             (t2SBCri    rGPR:$src, t2_so_imm_not:$imm)>;
2442 def : T2Pat<(ARMadde    rGPR:$src, imm0_65535_neg:$imm, CPSR),
2443             (t2SBCrr    rGPR:$src, (t2MOVi16 (imm_not_XFORM imm:$imm)))>;
2444
2445 def t2SEL : T2ThreeReg<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2446                 NoItinerary, "sel", "\t$Rd, $Rn, $Rm",
2447                 [(set GPR:$Rd, (int_arm_sel GPR:$Rn, GPR:$Rm))]>,
2448           Requires<[IsThumb2, HasDSP]> {
2449   let Inst{31-27} = 0b11111;
2450   let Inst{26-24} = 0b010;
2451   let Inst{23} = 0b1;
2452   let Inst{22-20} = 0b010;
2453   let Inst{15-12} = 0b1111;
2454   let Inst{7} = 0b1;
2455   let Inst{6-4} = 0b000;
2456 }
2457
2458 // A6.3.13, A6.3.14, A6.3.15 Parallel addition and subtraction (signed/unsigned)
2459 // And Miscellaneous operations -- for disassembly only
2460 class T2I_pam<bits<3> op22_20, bits<4> op7_4, string opc,
2461               list<dag> pat, dag iops, string asm>
2462   : T2I<(outs rGPR:$Rd), iops, NoItinerary, opc, asm, pat>,
2463     Requires<[IsThumb2, HasDSP]> {
2464   let Inst{31-27} = 0b11111;
2465   let Inst{26-23} = 0b0101;
2466   let Inst{22-20} = op22_20;
2467   let Inst{15-12} = 0b1111;
2468   let Inst{7-4} = op7_4;
2469
2470   bits<4> Rd;
2471   bits<4> Rn;
2472   bits<4> Rm;
2473
2474   let Inst{11-8}  = Rd;
2475   let Inst{19-16} = Rn;
2476   let Inst{3-0}   = Rm;
2477 }
2478
2479 class T2I_pam_intrinsics<bits<3> op22_20, bits<4> op7_4, string opc,
2480                          Intrinsic intrinsic>
2481   : T2I_pam<op22_20, op7_4, opc,
2482     [(set rGPR:$Rd, (intrinsic rGPR:$Rn, rGPR:$Rm))],
2483     (ins rGPR:$Rn, rGPR:$Rm), "\t$Rd, $Rn, $Rm">;
2484
2485 class T2I_pam_intrinsics_rev<bits<3> op22_20, bits<4> op7_4, string opc>
2486   : T2I_pam<op22_20, op7_4, opc, [],
2487     (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
2488
2489 // Saturating add/subtract
2490 def t2QADD16  : T2I_pam_intrinsics<0b001, 0b0001, "qadd16", int_arm_qadd16>;
2491 def t2QADD8   : T2I_pam_intrinsics<0b000, 0b0001, "qadd8", int_arm_qadd8>;
2492 def t2QASX    : T2I_pam_intrinsics<0b010, 0b0001, "qasx", int_arm_qasx>;
2493 def t2UQSUB8  : T2I_pam_intrinsics<0b100, 0b0101, "uqsub8", int_arm_uqsub8>;
2494 def t2QSAX    : T2I_pam_intrinsics<0b110, 0b0001, "qsax", int_arm_qsax>;
2495 def t2QSUB16  : T2I_pam_intrinsics<0b101, 0b0001, "qsub16", int_arm_qsub16>;
2496 def t2QSUB8   : T2I_pam_intrinsics<0b100, 0b0001, "qsub8", int_arm_qsub8>;
2497 def t2UQADD16 : T2I_pam_intrinsics<0b001, 0b0101, "uqadd16", int_arm_uqadd16>;
2498 def t2UQADD8  : T2I_pam_intrinsics<0b000, 0b0101, "uqadd8", int_arm_uqadd8>;
2499 def t2UQASX   : T2I_pam_intrinsics<0b010, 0b0101, "uqasx", int_arm_uqasx>;
2500 def t2UQSAX   : T2I_pam_intrinsics<0b110, 0b0101, "uqsax", int_arm_uqsax>;
2501 def t2UQSUB16 : T2I_pam_intrinsics<0b101, 0b0101, "uqsub16", int_arm_uqsub16>;
2502 def t2QADD    : T2I_pam_intrinsics_rev<0b000, 0b1000, "qadd">;
2503 def t2QSUB    : T2I_pam_intrinsics_rev<0b000, 0b1010, "qsub">;
2504 def t2QDADD   : T2I_pam_intrinsics_rev<0b000, 0b1001, "qdadd">;
2505 def t2QDSUB   : T2I_pam_intrinsics_rev<0b000, 0b1011, "qdsub">;
2506
2507 def : Thumb2DSPPat<(int_arm_qadd rGPR:$Rm, rGPR:$Rn),
2508                    (t2QADD rGPR:$Rm, rGPR:$Rn)>;
2509 def : Thumb2DSPPat<(int_arm_qsub rGPR:$Rm, rGPR:$Rn),
2510                    (t2QSUB rGPR:$Rm, rGPR:$Rn)>;
2511 def : Thumb2DSPPat<(int_arm_qadd rGPR:$Rm, (int_arm_qadd rGPR:$Rn, rGPR:$Rn)),
2512                    (t2QDADD rGPR:$Rm, rGPR:$Rn)>;
2513 def : Thumb2DSPPat<(int_arm_qsub rGPR:$Rm, (int_arm_qadd rGPR:$Rn, rGPR:$Rn)),
2514                    (t2QDSUB rGPR:$Rm, rGPR:$Rn)>;
2515
2516 def : Thumb2DSPPat<(saddsat rGPR:$Rm, rGPR:$Rn),
2517                    (t2QADD rGPR:$Rm, rGPR:$Rn)>;
2518 def : Thumb2DSPPat<(ssubsat rGPR:$Rm, rGPR:$Rn),
2519                    (t2QSUB rGPR:$Rm, rGPR:$Rn)>;
2520 def : Thumb2DSPPat<(saddsat rGPR:$Rm, (saddsat rGPR:$Rn, rGPR:$Rn)),
2521                    (t2QDADD rGPR:$Rm, rGPR:$Rn)>;
2522 def : Thumb2DSPPat<(ssubsat rGPR:$Rm, (saddsat rGPR:$Rn, rGPR:$Rn)),
2523                    (t2QDSUB rGPR:$Rm, rGPR:$Rn)>;
2524
2525 def : Thumb2DSPPat<(ARMqadd8b rGPR:$Rm, rGPR:$Rn),
2526                    (t2QADD8 rGPR:$Rm, rGPR:$Rn)>;
2527 def : Thumb2DSPPat<(ARMqsub8b rGPR:$Rm, rGPR:$Rn),
2528                    (t2QSUB8 rGPR:$Rm, rGPR:$Rn)>;
2529 def : Thumb2DSPPat<(ARMqadd16b rGPR:$Rm, rGPR:$Rn),
2530                    (t2QADD16 rGPR:$Rm, rGPR:$Rn)>;
2531 def : Thumb2DSPPat<(ARMqsub16b rGPR:$Rm, rGPR:$Rn),
2532                    (t2QSUB16 rGPR:$Rm, rGPR:$Rn)>;
2533
2534 def : Thumb2DSPPat<(ARMuqadd8b rGPR:$Rm, rGPR:$Rn),
2535                    (t2UQADD8 rGPR:$Rm, rGPR:$Rn)>;
2536 def : Thumb2DSPPat<(ARMuqsub8b rGPR:$Rm, rGPR:$Rn),
2537                    (t2UQSUB8 rGPR:$Rm, rGPR:$Rn)>;
2538 def : Thumb2DSPPat<(ARMuqadd16b rGPR:$Rm, rGPR:$Rn),
2539                    (t2UQADD16 rGPR:$Rm, rGPR:$Rn)>;
2540 def : Thumb2DSPPat<(ARMuqsub16b rGPR:$Rm, rGPR:$Rn),
2541                    (t2UQSUB16 rGPR:$Rm, rGPR:$Rn)>;
2542
2543 // Signed/Unsigned add/subtract
2544
2545 def t2SASX    : T2I_pam_intrinsics<0b010, 0b0000, "sasx", int_arm_sasx>;
2546 def t2SADD16  : T2I_pam_intrinsics<0b001, 0b0000, "sadd16", int_arm_sadd16>;
2547 def t2SADD8   : T2I_pam_intrinsics<0b000, 0b0000, "sadd8", int_arm_sadd8>;
2548 def t2SSAX    : T2I_pam_intrinsics<0b110, 0b0000, "ssax", int_arm_ssax>;
2549 def t2SSUB16  : T2I_pam_intrinsics<0b101, 0b0000, "ssub16", int_arm_ssub16>;
2550 def t2SSUB8   : T2I_pam_intrinsics<0b100, 0b0000, "ssub8", int_arm_ssub8>;
2551 def t2UASX    : T2I_pam_intrinsics<0b010, 0b0100, "uasx", int_arm_uasx>;
2552 def t2UADD16  : T2I_pam_intrinsics<0b001, 0b0100, "uadd16", int_arm_uadd16>;
2553 def t2UADD8   : T2I_pam_intrinsics<0b000, 0b0100, "uadd8", int_arm_uadd8>;
2554 def t2USAX    : T2I_pam_intrinsics<0b110, 0b0100, "usax", int_arm_usax>;
2555 def t2USUB16  : T2I_pam_intrinsics<0b101, 0b0100, "usub16", int_arm_usub16>;
2556 def t2USUB8   : T2I_pam_intrinsics<0b100, 0b0100, "usub8", int_arm_usub8>;
2557
2558 // Signed/Unsigned halving add/subtract
2559
2560 def t2SHASX   : T2I_pam_intrinsics<0b010, 0b0010, "shasx", int_arm_shasx>;
2561 def t2SHADD16 : T2I_pam_intrinsics<0b001, 0b0010, "shadd16", int_arm_shadd16>;
2562 def t2SHADD8  : T2I_pam_intrinsics<0b000, 0b0010, "shadd8", int_arm_shadd8>;
2563 def t2SHSAX   : T2I_pam_intrinsics<0b110, 0b0010, "shsax", int_arm_shsax>;
2564 def t2SHSUB16 : T2I_pam_intrinsics<0b101, 0b0010, "shsub16", int_arm_shsub16>;
2565 def t2SHSUB8  : T2I_pam_intrinsics<0b100, 0b0010, "shsub8", int_arm_shsub8>;
2566 def t2UHASX   : T2I_pam_intrinsics<0b010, 0b0110, "uhasx", int_arm_uhasx>;
2567 def t2UHADD16 : T2I_pam_intrinsics<0b001, 0b0110, "uhadd16", int_arm_uhadd16>;
2568 def t2UHADD8  : T2I_pam_intrinsics<0b000, 0b0110, "uhadd8", int_arm_uhadd8>;
2569 def t2UHSAX   : T2I_pam_intrinsics<0b110, 0b0110, "uhsax", int_arm_uhsax>;
2570 def t2UHSUB16 : T2I_pam_intrinsics<0b101, 0b0110, "uhsub16", int_arm_uhsub16>;
2571 def t2UHSUB8  : T2I_pam_intrinsics<0b100, 0b0110, "uhsub8", int_arm_uhsub8>;
2572
2573 // Helper class for disassembly only
2574 // A6.3.16 & A6.3.17
2575 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
2576 class T2ThreeReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
2577   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
2578   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
2579   let Inst{31-27} = 0b11111;
2580   let Inst{26-24} = 0b011;
2581   let Inst{23}    = long;
2582   let Inst{22-20} = op22_20;
2583   let Inst{7-4}   = op7_4;
2584 }
2585
2586 class T2FourReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
2587   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
2588   : T2FourReg<oops, iops, itin, opc, asm, pattern> {
2589   let Inst{31-27} = 0b11111;
2590   let Inst{26-24} = 0b011;
2591   let Inst{23}    = long;
2592   let Inst{22-20} = op22_20;
2593   let Inst{7-4}   = op7_4;
2594 }
2595
2596 // Unsigned Sum of Absolute Differences [and Accumulate].
2597 def t2USAD8   : T2ThreeReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
2598                                            (ins rGPR:$Rn, rGPR:$Rm),
2599                         NoItinerary, "usad8", "\t$Rd, $Rn, $Rm",
2600                         [(set rGPR:$Rd, (int_arm_usad8 rGPR:$Rn, rGPR:$Rm))]>,
2601           Requires<[IsThumb2, HasDSP]> {
2602   let Inst{15-12} = 0b1111;
2603 }
2604 def t2USADA8  : T2FourReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
2605                        (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), NoItinerary,
2606                         "usada8", "\t$Rd, $Rn, $Rm, $Ra",
2607           [(set rGPR:$Rd, (int_arm_usada8 rGPR:$Rn, rGPR:$Rm, rGPR:$Ra))]>,
2608           Requires<[IsThumb2, HasDSP]>;
2609
2610 // Signed/Unsigned saturate.
2611 class T2SatI<dag iops, string opc, string asm>
2612   : T2I<(outs rGPR:$Rd), iops, NoItinerary, opc, asm, []> {
2613   bits<4> Rd;
2614   bits<4> Rn;
2615   bits<5> sat_imm;
2616   bits<6> sh;
2617
2618   let Inst{31-24} = 0b11110011;
2619   let Inst{21} = sh{5};
2620   let Inst{20} = 0;
2621   let Inst{19-16} = Rn;
2622   let Inst{15} = 0;
2623   let Inst{14-12} = sh{4-2};
2624   let Inst{11-8}  = Rd;
2625   let Inst{7-6} = sh{1-0};
2626   let Inst{5} = 0;
2627   let Inst{4-0}   = sat_imm;
2628 }
2629
2630 def t2SSAT: T2SatI<(ins imm1_32:$sat_imm, rGPR:$Rn, t2_shift_imm:$sh),
2631                    "ssat", "\t$Rd, $sat_imm, $Rn$sh">,
2632                    Requires<[IsThumb2]>, Sched<[WriteALU]> {
2633   let Inst{23-22} = 0b00;
2634   let Inst{5}  = 0;
2635 }
2636
2637 def t2SSAT16: T2SatI<(ins imm1_16:$sat_imm, rGPR:$Rn),
2638                      "ssat16", "\t$Rd, $sat_imm, $Rn">,
2639                      Requires<[IsThumb2, HasDSP]>, Sched<[WriteALU]> {
2640   let Inst{23-22} = 0b00;
2641   let sh = 0b100000;
2642   let Inst{4} = 0;
2643 }
2644
2645 def t2USAT: T2SatI<(ins imm0_31:$sat_imm, rGPR:$Rn, t2_shift_imm:$sh),
2646                     "usat", "\t$Rd, $sat_imm, $Rn$sh">,
2647                     Requires<[IsThumb2]>, Sched<[WriteALU]> {
2648   let Inst{23-22} = 0b10;
2649 }
2650
2651 def t2USAT16: T2SatI<(ins imm0_15:$sat_imm, rGPR:$Rn),
2652                      "usat16", "\t$Rd, $sat_imm, $Rn">,
2653                      Requires<[IsThumb2, HasDSP]>, Sched<[WriteALU]> {
2654   let Inst{23-22} = 0b10;
2655   let sh = 0b100000;
2656   let Inst{4} = 0;
2657 }
2658
2659 def : T2Pat<(ARMssat GPRnopc:$Rn, imm0_31:$imm),
2660              (t2SSAT imm0_31:$imm, GPRnopc:$Rn, 0)>;
2661 def : T2Pat<(ARMusat GPRnopc:$Rn, imm0_31:$imm),
2662              (t2USAT imm0_31:$imm, GPRnopc:$Rn, 0)>;
2663 def : T2Pat<(int_arm_ssat GPR:$a, imm1_32:$pos),
2664             (t2SSAT imm1_32:$pos, GPR:$a, 0)>;
2665 def : T2Pat<(int_arm_usat GPR:$a, imm0_31:$pos),
2666             (t2USAT imm0_31:$pos, GPR:$a, 0)>;
2667 def : T2Pat<(int_arm_ssat16 GPR:$a, imm1_16:$pos),
2668             (t2SSAT16 imm1_16:$pos, GPR:$a)>;
2669 def : T2Pat<(int_arm_usat16 GPR:$a, imm0_15:$pos),
2670             (t2USAT16 imm0_15:$pos, GPR:$a)>;
2671 def : T2Pat<(int_arm_ssat (shl GPRnopc:$a, imm0_31:$shft), imm1_32:$pos),
2672             (t2SSAT imm1_32:$pos, GPRnopc:$a, imm0_31:$shft)>;
2673 def : T2Pat<(int_arm_ssat (sra GPRnopc:$a, asr_imm:$shft), imm1_32:$pos),
2674             (t2SSAT imm1_32:$pos, GPRnopc:$a, asr_imm:$shft)>;
2675 def : T2Pat<(int_arm_usat (shl GPRnopc:$a, imm0_31:$shft), imm0_31:$pos),
2676             (t2USAT imm0_31:$pos, GPRnopc:$a, imm0_31:$shft)>;
2677 def : T2Pat<(int_arm_usat (sra GPRnopc:$a, asr_imm:$shft), imm0_31:$pos),
2678             (t2USAT imm0_31:$pos, GPRnopc:$a, asr_imm:$shft)>;
2679 def : T2Pat<(ARMssat (shl GPRnopc:$a, imm0_31:$shft), imm0_31:$pos),
2680             (t2SSAT imm0_31:$pos, GPRnopc:$a, imm0_31:$shft)>;
2681 def : T2Pat<(ARMssat (sra GPRnopc:$Rn, asr_imm:$shft), imm0_31:$pos),
2682             (t2SSAT imm0_31:$pos, GPRnopc:$Rn, asr_imm:$shft)>;
2683 def : T2Pat<(ARMusat (shl GPRnopc:$a, imm0_31:$shft), imm0_31:$pos),
2684             (t2USAT imm0_31:$pos, GPRnopc:$a, imm0_31:$shft)>;
2685 def : T2Pat<(ARMusat (sra GPRnopc:$Rn, asr_imm:$shft), imm0_31:$pos),
2686             (t2USAT imm0_31:$pos, GPRnopc:$Rn, asr_imm:$shft)>;
2687
2688
2689 //===----------------------------------------------------------------------===//
2690 //  Shift and rotate Instructions.
2691 //
2692
2693 defm t2LSL  : T2I_sh_ir<0b00, "lsl", imm1_31, shl>;
2694 defm t2LSR  : T2I_sh_ir<0b01, "lsr", imm_sr,  srl>;
2695 defm t2ASR  : T2I_sh_ir<0b10, "asr", imm_sr,  sra>;
2696 defm t2ROR  : T2I_sh_ir<0b11, "ror", imm1_31, rotr>;
2697
2698 // LSL #0 is actually MOV, and has slightly different permitted registers to
2699 // LSL with non-zero shift
2700 def : t2InstAlias<"lsl${s}${p} $Rd, $Rm, #0",
2701                   (t2MOVr GPRnopc:$Rd, GPRnopc:$Rm, pred:$p, cc_out:$s)>;
2702 def : t2InstAlias<"lsl${s}${p}.w $Rd, $Rm, #0",
2703                   (t2MOVr GPRnopc:$Rd, GPRnopc:$Rm, pred:$p, cc_out:$s)>;
2704
2705 // (rotr x, (and y, 0x...1f)) ==> (ROR x, y)
2706 def : T2Pat<(rotr rGPR:$lhs, (and rGPR:$rhs, lo5AllOne)),
2707             (t2RORrr rGPR:$lhs, rGPR:$rhs)>;
2708
2709 let Uses = [CPSR] in {
2710 def t2RRX : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2711                    "rrx", "\t$Rd, $Rm",
2712                    [(set rGPR:$Rd, (ARMrrx rGPR:$Rm))]>, Sched<[WriteALU]> {
2713   let Inst{31-27} = 0b11101;
2714   let Inst{26-25} = 0b01;
2715   let Inst{24-21} = 0b0010;
2716   let Inst{19-16} = 0b1111; // Rn
2717   let Inst{15} = 0b0;
2718   let Unpredictable{15} = 0b1;
2719   let Inst{14-12} = 0b000;
2720   let Inst{7-4} = 0b0011;
2721 }
2722 }
2723
2724 let isCodeGenOnly = 1, Defs = [CPSR] in {
2725 def t2MOVsrl_flag : T2TwoRegShiftImm<
2726                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2727                         "lsrs", ".w\t$Rd, $Rm, #1",
2728                         [(set rGPR:$Rd, (ARMsrl_flag rGPR:$Rm))]>,
2729                         Sched<[WriteALU]> {
2730   let Inst{31-27} = 0b11101;
2731   let Inst{26-25} = 0b01;
2732   let Inst{24-21} = 0b0010;
2733   let Inst{20} = 1; // The S bit.
2734   let Inst{19-16} = 0b1111; // Rn
2735   let Inst{5-4} = 0b01; // Shift type.
2736   // Shift amount = Inst{14-12:7-6} = 1.
2737   let Inst{14-12} = 0b000;
2738   let Inst{7-6} = 0b01;
2739 }
2740 def t2MOVsra_flag : T2TwoRegShiftImm<
2741                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2742                         "asrs", ".w\t$Rd, $Rm, #1",
2743                         [(set rGPR:$Rd, (ARMsra_flag rGPR:$Rm))]>,
2744                         Sched<[WriteALU]> {
2745   let Inst{31-27} = 0b11101;
2746   let Inst{26-25} = 0b01;
2747   let Inst{24-21} = 0b0010;
2748   let Inst{20} = 1; // The S bit.
2749   let Inst{19-16} = 0b1111; // Rn
2750   let Inst{5-4} = 0b10; // Shift type.
2751   // Shift amount = Inst{14-12:7-6} = 1.
2752   let Inst{14-12} = 0b000;
2753   let Inst{7-6} = 0b01;
2754 }
2755 }
2756
2757 //===----------------------------------------------------------------------===//
2758 //  Bitwise Instructions.
2759 //
2760
2761 defm t2AND  : T2I_bin_w_irs<0b0000, "and",
2762                             IIC_iBITi, IIC_iBITr, IIC_iBITsi, and, 1>;
2763 defm t2ORR  : T2I_bin_w_irs<0b0010, "orr",
2764                             IIC_iBITi, IIC_iBITr, IIC_iBITsi, or, 1>;
2765 defm t2EOR  : T2I_bin_w_irs<0b0100, "eor",
2766                             IIC_iBITi, IIC_iBITr, IIC_iBITsi, xor, 1>;
2767
2768 defm t2BIC  : T2I_bin_w_irs<0b0001, "bic",
2769                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2770                             BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2771
2772 class T2BitFI<dag oops, dag iops, InstrItinClass itin,
2773               string opc, string asm, list<dag> pattern>
2774     : T2I<oops, iops, itin, opc, asm, pattern> {
2775   bits<4> Rd;
2776   bits<5> msb;
2777   bits<5> lsb;
2778
2779   let Inst{11-8}  = Rd;
2780   let Inst{4-0}   = msb{4-0};
2781   let Inst{14-12} = lsb{4-2};
2782   let Inst{7-6}   = lsb{1-0};
2783 }
2784
2785 class T2TwoRegBitFI<dag oops, dag iops, InstrItinClass itin,
2786               string opc, string asm, list<dag> pattern>
2787     : T2BitFI<oops, iops, itin, opc, asm, pattern> {
2788   bits<4> Rn;
2789
2790   let Inst{19-16} = Rn;
2791 }
2792
2793 let Constraints = "$src = $Rd" in
2794 def t2BFC : T2BitFI<(outs rGPR:$Rd), (ins rGPR:$src, bf_inv_mask_imm:$imm),
2795                 IIC_iUNAsi, "bfc", "\t$Rd, $imm",
2796                 [(set rGPR:$Rd, (and rGPR:$src, bf_inv_mask_imm:$imm))]>, Sched<[WriteALU]> {
2797   let Inst{31-27} = 0b11110;
2798   let Inst{26} = 0; // should be 0.
2799   let Inst{25} = 1;
2800   let Inst{24-20} = 0b10110;
2801   let Inst{19-16} = 0b1111; // Rn
2802   let Inst{15} = 0;
2803   let Inst{5} = 0; // should be 0.
2804
2805   bits<10> imm;
2806   let msb{4-0} = imm{9-5};
2807   let lsb{4-0} = imm{4-0};
2808 }
2809
2810 def t2SBFX: T2TwoRegBitFI<
2811                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2812                  IIC_iUNAsi, "sbfx", "\t$Rd, $Rn, $lsb, $msb", []>, Sched<[WriteALU]> {
2813   let Inst{31-27} = 0b11110;
2814   let Inst{25} = 1;
2815   let Inst{24-20} = 0b10100;
2816   let Inst{15} = 0;
2817
2818   let hasSideEffects = 0;
2819 }
2820
2821 def t2UBFX: T2TwoRegBitFI<
2822                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2823                  IIC_iUNAsi, "ubfx", "\t$Rd, $Rn, $lsb, $msb", []>, Sched<[WriteALU]> {
2824   let Inst{31-27} = 0b11110;
2825   let Inst{25} = 1;
2826   let Inst{24-20} = 0b11100;
2827   let Inst{15} = 0;
2828
2829   let hasSideEffects = 0;
2830 }
2831
2832 // A8.8.247  UDF - Undefined (Encoding T2)
2833 def t2UDF : T2XI<(outs), (ins imm0_65535:$imm16), IIC_Br, "udf.w\t$imm16",
2834                  [(int_arm_undefined imm0_65535:$imm16)]> {
2835   bits<16> imm16;
2836   let Inst{31-29} = 0b111;
2837   let Inst{28-27} = 0b10;
2838   let Inst{26-20} = 0b1111111;
2839   let Inst{19-16} = imm16{15-12};
2840   let Inst{15} = 0b1;
2841   let Inst{14-12} = 0b010;
2842   let Inst{11-0} = imm16{11-0};
2843 }
2844
2845 // A8.6.18  BFI - Bitfield insert (Encoding T1)
2846 let Constraints = "$src = $Rd" in {
2847   def t2BFI : T2TwoRegBitFI<(outs rGPR:$Rd),
2848                   (ins rGPR:$src, rGPR:$Rn, bf_inv_mask_imm:$imm),
2849                   IIC_iBITi, "bfi", "\t$Rd, $Rn, $imm",
2850                   [(set rGPR:$Rd, (ARMbfi rGPR:$src, rGPR:$Rn,
2851                                    bf_inv_mask_imm:$imm))]>, Sched<[WriteALU]> {
2852     let Inst{31-27} = 0b11110;
2853     let Inst{26} = 0; // should be 0.
2854     let Inst{25} = 1;
2855     let Inst{24-20} = 0b10110;
2856     let Inst{15} = 0;
2857     let Inst{5} = 0; // should be 0.
2858
2859     bits<10> imm;
2860     let msb{4-0} = imm{9-5};
2861     let lsb{4-0} = imm{4-0};
2862   }
2863 }
2864
2865 defm t2ORN  : T2I_bin_irs<0b0011, "orn",
2866                           IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2867                           BinOpFrag<(or node:$LHS, (not node:$RHS))>, 0, "">;
2868 def : t2InstAlias<"orn${s}${p}.w $Rd, $Rn, $imm",
2869    (t2ORNri rGPR:$Rd, rGPR:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
2870 def : t2InstAlias<"orn${s}${p}.w $Rd, $Rn, $Rm",
2871    (t2ORNrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
2872 def : t2InstAlias<"orn${s}${p}.w $Rd, $Rn, $ShiftedRm",
2873    (t2ORNrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm, pred:$p, cc_out:$s)>;
2874
2875 /// T2I_un_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
2876 /// unary operation that produces a value. These are predicable and can be
2877 /// changed to modify CPSR.
2878 multiclass T2I_un_irs<bits<4> opcod, string opc,
2879                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
2880                       PatFrag opnode,
2881                       bit Cheap = 0, bit ReMat = 0, bit MoveImm = 0> {
2882    // shifted imm
2883    def i : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), iii,
2884                 opc, "\t$Rd, $imm",
2885                 [(set rGPR:$Rd, (opnode t2_so_imm:$imm))]>, Sched<[WriteALU]> {
2886      let isAsCheapAsAMove = Cheap;
2887      let isReMaterializable = ReMat;
2888      let isMoveImm = MoveImm;
2889      let Inst{31-27} = 0b11110;
2890      let Inst{25} = 0;
2891      let Inst{24-21} = opcod;
2892      let Inst{19-16} = 0b1111; // Rn
2893      let Inst{15} = 0;
2894    }
2895    // register
2896    def r : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), iir,
2897                 opc, ".w\t$Rd, $Rm",
2898                 [(set rGPR:$Rd, (opnode rGPR:$Rm))]>, Sched<[WriteALU]> {
2899      let Inst{31-27} = 0b11101;
2900      let Inst{26-25} = 0b01;
2901      let Inst{24-21} = opcod;
2902      let Inst{19-16} = 0b1111; // Rn
2903      let Inst{14-12} = 0b000; // imm3
2904      let Inst{7-6} = 0b00; // imm2
2905      let Inst{5-4} = 0b00; // type
2906    }
2907    // shifted register
2908    def s : T2sOneRegShiftedReg<(outs rGPR:$Rd), (ins t2_so_reg:$ShiftedRm), iis,
2909                 opc, ".w\t$Rd, $ShiftedRm",
2910                 [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm))]>,
2911                 Sched<[WriteALU]> {
2912      let Inst{31-27} = 0b11101;
2913      let Inst{26-25} = 0b01;
2914      let Inst{24-21} = opcod;
2915      let Inst{19-16} = 0b1111; // Rn
2916    }
2917 }
2918
2919 // Prefer over of t2EORri ra, rb, -1 because mvn has 16-bit version
2920 let AddedComplexity = 1 in
2921 defm t2MVN  : T2I_un_irs <0b0011, "mvn",
2922                           IIC_iMVNi, IIC_iMVNr, IIC_iMVNsi,
2923                           not, 1, 1, 1>;
2924
2925 let AddedComplexity = 1 in
2926 def : T2Pat<(and     rGPR:$src, t2_so_imm_not:$imm),
2927             (t2BICri rGPR:$src, t2_so_imm_not:$imm)>;
2928
2929 // top16Zero - answer true if the upper 16 bits of $src are 0, false otherwise
2930 def top16Zero: PatLeaf<(i32 rGPR:$src), [{
2931   return !SDValue(N,0)->getValueType(0).isVector() &&
2932          CurDAG->MaskedValueIsZero(SDValue(N,0), APInt::getHighBitsSet(32, 16));
2933   }]>;
2934
2935 // so_imm_notSext is needed instead of so_imm_not, as the value of imm
2936 // will match the extended, not the original bitWidth for $src.
2937 def : T2Pat<(and top16Zero:$src, t2_so_imm_notSext:$imm),
2938             (t2BICri rGPR:$src, t2_so_imm_notSext:$imm)>;
2939
2940
2941 // FIXME: Disable this pattern on Darwin to workaround an assembler bug.
2942 def : T2Pat<(or      rGPR:$src, t2_so_imm_not:$imm),
2943             (t2ORNri rGPR:$src, t2_so_imm_not:$imm)>,
2944             Requires<[IsThumb2]>;
2945
2946 def : T2Pat<(t2_so_imm_not:$src),
2947             (t2MVNi t2_so_imm_not:$src)>;
2948
2949 // There are shorter Thumb encodings for ADD than ORR, so to increase
2950 // Thumb2SizeReduction's chances later on we select a t2ADD for an or where
2951 // possible.
2952 def : T2Pat<(or AddLikeOrOp:$Rn, t2_so_imm:$imm),
2953             (t2ADDri rGPR:$Rn, t2_so_imm:$imm)>;
2954
2955 def : T2Pat<(or AddLikeOrOp:$Rn, imm0_4095:$Rm),
2956             (t2ADDri12 rGPR:$Rn, imm0_4095:$Rm)>;
2957
2958 def : T2Pat<(or AddLikeOrOp:$Rn, non_imm32:$Rm),
2959             (t2ADDrr $Rn, $Rm)>;
2960
2961 //===----------------------------------------------------------------------===//
2962 //  Multiply Instructions.
2963 //
2964 let isCommutable = 1 in
2965 def t2MUL: T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2966                 "mul", "\t$Rd, $Rn, $Rm",
2967                 [(set rGPR:$Rd, (mul rGPR:$Rn, rGPR:$Rm))]>,
2968            Sched<[WriteMUL32, ReadMUL, ReadMUL]> {
2969   let Inst{31-27} = 0b11111;
2970   let Inst{26-23} = 0b0110;
2971   let Inst{22-20} = 0b000;
2972   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2973   let Inst{7-4} = 0b0000; // Multiply
2974 }
2975
2976 class T2FourRegMLA<bits<4> op7_4, string opc, list<dag> pattern>
2977   : T2FourReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2978                opc, "\t$Rd, $Rn, $Rm, $Ra", pattern>,
2979                Requires<[IsThumb2, UseMulOps]>,
2980     Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>  {
2981   let Inst{31-27} = 0b11111;
2982   let Inst{26-23} = 0b0110;
2983   let Inst{22-20} = 0b000;
2984   let Inst{7-4} = op7_4;
2985 }
2986
2987 def t2MLA : T2FourRegMLA<0b0000, "mla",
2988                          [(set rGPR:$Rd, (add (mul rGPR:$Rn, rGPR:$Rm),
2989                                                rGPR:$Ra))]>;
2990 def t2MLS: T2FourRegMLA<0b0001, "mls",
2991                         [(set rGPR:$Rd, (sub rGPR:$Ra, (mul rGPR:$Rn,
2992                                                             rGPR:$Rm)))]>;
2993
2994 // Extra precision multiplies with low / high results
2995 let hasSideEffects = 0 in {
2996 let isCommutable = 1 in {
2997 def t2SMULL : T2MulLong<0b000, 0b0000, "smull",
2998                         [(set rGPR:$RdLo, rGPR:$RdHi,
2999                               (smullohi rGPR:$Rn, rGPR:$Rm))]>;
3000 def t2UMULL : T2MulLong<0b010, 0b0000, "umull",
3001                         [(set rGPR:$RdLo, rGPR:$RdHi,
3002                               (umullohi rGPR:$Rn, rGPR:$Rm))]>;
3003 } // isCommutable
3004
3005 // Multiply + accumulate
3006 def t2SMLAL : T2MlaLong<0b100, 0b0000, "smlal">;
3007 def t2UMLAL : T2MlaLong<0b110, 0b0000, "umlal">;
3008 def t2UMAAL : T2MlaLong<0b110, 0b0110, "umaal">, Requires<[IsThumb2, HasDSP]>;
3009 } // hasSideEffects
3010
3011 // Rounding variants of the below included for disassembly only
3012
3013 // Most significant word multiply
3014 class T2SMMUL<bits<4> op7_4, string opc, list<dag> pattern>
3015   : T2ThreeReg<(outs rGPR:$Rd),
3016                (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
3017                opc, "\t$Rd, $Rn, $Rm", pattern>,
3018                Requires<[IsThumb2, HasDSP]>,
3019     Sched<[WriteMUL32, ReadMUL, ReadMUL]> {
3020   let Inst{31-27} = 0b11111;
3021   let Inst{26-23} = 0b0110;
3022   let Inst{22-20} = 0b101;
3023   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
3024   let Inst{7-4} = op7_4;
3025 }
3026 def t2SMMUL : T2SMMUL<0b0000, "smmul", [(set rGPR:$Rd, (mulhs rGPR:$Rn,
3027                                                               rGPR:$Rm))]>;
3028 def t2SMMULR :
3029   T2SMMUL<0b0001, "smmulr",
3030           [(set rGPR:$Rd, (ARMsmmlar rGPR:$Rn, rGPR:$Rm, (i32 0)))]>;
3031
3032 class T2FourRegSMMLA<bits<3> op22_20, bits<4> op7_4, string opc,
3033                      list<dag> pattern>
3034   : T2FourReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
3035               opc, "\t$Rd, $Rn, $Rm, $Ra", pattern>,
3036               Requires<[IsThumb2, HasDSP, UseMulOps]>,
3037     Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]> {
3038   let Inst{31-27} = 0b11111;
3039   let Inst{26-23} = 0b0110;
3040   let Inst{22-20} = op22_20;
3041   let Inst{7-4} = op7_4;
3042 }
3043
3044 def t2SMMLA :   T2FourRegSMMLA<0b101, 0b0000, "smmla",
3045                 [(set rGPR:$Rd, (add (mulhs rGPR:$Rm, rGPR:$Rn), rGPR:$Ra))]>;
3046 def t2SMMLAR:   T2FourRegSMMLA<0b101, 0b0001, "smmlar",
3047                 [(set rGPR:$Rd, (ARMsmmlar rGPR:$Rn, rGPR:$Rm, rGPR:$Ra))]>;
3048 def t2SMMLS:    T2FourRegSMMLA<0b110, 0b0000, "smmls", []>;
3049 def t2SMMLSR:   T2FourRegSMMLA<0b110, 0b0001, "smmlsr",
3050                 [(set rGPR:$Rd, (ARMsmmlsr rGPR:$Rn, rGPR:$Rm, rGPR:$Ra))]>;
3051
3052 class T2ThreeRegSMUL<bits<3> op22_20, bits<2> op5_4, string opc,
3053                      list<dag> pattern>
3054   : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16, opc,
3055                "\t$Rd, $Rn, $Rm", pattern>,
3056     Requires<[IsThumb2, HasDSP]>,
3057     Sched<[WriteMUL16, ReadMUL, ReadMUL]> {
3058     let Inst{31-27} = 0b11111;
3059     let Inst{26-23} = 0b0110;
3060     let Inst{22-20} = op22_20;
3061     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
3062     let Inst{7-6} = 0b00;
3063     let Inst{5-4} = op5_4;
3064 }
3065
3066 def t2SMULBB : T2ThreeRegSMUL<0b001, 0b00, "smulbb",
3067              [(set rGPR:$Rd, (bb_mul rGPR:$Rn, rGPR:$Rm))]>;
3068 def t2SMULBT : T2ThreeRegSMUL<0b001, 0b01, "smulbt",
3069              [(set rGPR:$Rd, (bt_mul rGPR:$Rn, rGPR:$Rm))]>;
3070 def t2SMULTB : T2ThreeRegSMUL<0b001, 0b10, "smultb",
3071              [(set rGPR:$Rd, (tb_mul rGPR:$Rn, rGPR:$Rm))]>;
3072 def t2SMULTT : T2ThreeRegSMUL<0b001, 0b11, "smultt",
3073              [(set rGPR:$Rd, (tt_mul rGPR:$Rn, rGPR:$Rm))]>;
3074 def t2SMULWB : T2ThreeRegSMUL<0b011, 0b00, "smulwb",
3075              [(set rGPR:$Rd, (ARMsmulwb rGPR:$Rn, rGPR:$Rm))]>;
3076 def t2SMULWT : T2ThreeRegSMUL<0b011, 0b01, "smulwt",
3077              [(set rGPR:$Rd, (ARMsmulwt rGPR:$Rn, rGPR:$Rm))]>;
3078
3079 def : Thumb2DSPPat<(mul sext_16_node:$Rn, (sext_bottom_16 rGPR:$Rm)),
3080                    (t2SMULBB rGPR:$Rn, rGPR:$Rm)>;
3081 def : Thumb2DSPPat<(mul sext_16_node:$Rn, (sext_top_16 rGPR:$Rm)),
3082                    (t2SMULBT rGPR:$Rn, rGPR:$Rm)>;
3083 def : Thumb2DSPPat<(mul (sext_top_16 rGPR:$Rn), sext_16_node:$Rm),
3084                    (t2SMULTB rGPR:$Rn, rGPR:$Rm)>;
3085
3086 def : Thumb2DSPPat<(int_arm_smulbb rGPR:$Rn, rGPR:$Rm),
3087                    (t2SMULBB rGPR:$Rn, rGPR:$Rm)>;
3088 def : Thumb2DSPPat<(int_arm_smulbt rGPR:$Rn, rGPR:$Rm),
3089                    (t2SMULBT rGPR:$Rn, rGPR:$Rm)>;
3090 def : Thumb2DSPPat<(int_arm_smultb rGPR:$Rn, rGPR:$Rm),
3091                    (t2SMULTB rGPR:$Rn, rGPR:$Rm)>;
3092 def : Thumb2DSPPat<(int_arm_smultt rGPR:$Rn, rGPR:$Rm),
3093                    (t2SMULTT rGPR:$Rn, rGPR:$Rm)>;
3094 def : Thumb2DSPPat<(int_arm_smulwb rGPR:$Rn, rGPR:$Rm),
3095                    (t2SMULWB rGPR:$Rn, rGPR:$Rm)>;
3096 def : Thumb2DSPPat<(int_arm_smulwt rGPR:$Rn, rGPR:$Rm),
3097                    (t2SMULWT rGPR:$Rn, rGPR:$Rm)>;
3098
3099 class T2FourRegSMLA<bits<3> op22_20, bits<2> op5_4, string opc,
3100                     list<dag> pattern>
3101   : T2FourReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMUL16,
3102                opc, "\t$Rd, $Rn, $Rm, $Ra", pattern>,
3103     Requires<[IsThumb2, HasDSP, UseMulOps]>,
3104     Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>  {
3105     let Inst{31-27} = 0b11111;
3106     let Inst{26-23} = 0b0110;
3107     let Inst{22-20} = op22_20;
3108     let Inst{7-6} = 0b00;
3109     let Inst{5-4} = op5_4;
3110 }
3111
3112 def t2SMLABB : T2FourRegSMLA<0b001, 0b00, "smlabb",
3113              [(set rGPR:$Rd, (add rGPR:$Ra, (bb_mul rGPR:$Rn, rGPR:$Rm)))]>;
3114 def t2SMLABT : T2FourRegSMLA<0b001, 0b01, "smlabt",
3115              [(set rGPR:$Rd, (add rGPR:$Ra, (bt_mul rGPR:$Rn, rGPR:$Rm)))]>;
3116 def t2SMLATB : T2FourRegSMLA<0b001, 0b10, "smlatb",
3117              [(set rGPR:$Rd, (add rGPR:$Ra, (tb_mul rGPR:$Rn, rGPR:$Rm)))]>;
3118 def t2SMLATT : T2FourRegSMLA<0b001, 0b11, "smlatt",
3119              [(set rGPR:$Rd, (add rGPR:$Ra, (tt_mul rGPR:$Rn, rGPR:$Rm)))]>;
3120 def t2SMLAWB : T2FourRegSMLA<0b011, 0b00, "smlawb",
3121              [(set rGPR:$Rd, (add rGPR:$Ra, (ARMsmulwb rGPR:$Rn, rGPR:$Rm)))]>;
3122 def t2SMLAWT : T2FourRegSMLA<0b011, 0b01, "smlawt",
3123              [(set rGPR:$Rd, (add rGPR:$Ra, (ARMsmulwt rGPR:$Rn, rGPR:$Rm)))]>;
3124
3125 def : Thumb2DSPMulPat<(add rGPR:$Ra, (mul sext_16_node:$Rn, sext_16_node:$Rm)),
3126                       (t2SMLABB rGPR:$Rn, rGPR:$Rm, rGPR:$Ra)>;
3127 def : Thumb2DSPMulPat<(add rGPR:$Ra, (mul sext_16_node:$Rn,
3128                                           (sext_bottom_16 rGPR:$Rm))),
3129                       (t2SMLABB rGPR:$Rn, rGPR:$Rm, rGPR:$Ra)>;
3130 def : Thumb2DSPMulPat<(add rGPR:$Ra, (mul sext_16_node:$Rn,
3131                                           (sext_top_16 rGPR:$Rm))),
3132                       (t2SMLABT rGPR:$Rn, rGPR:$Rm, rGPR:$Ra)>;
3133 def : Thumb2DSPMulPat<(add rGPR:$Ra, (mul (sext_top_16 rGPR:$Rn),
3134                                           sext_16_node:$Rm)),
3135                       (t2SMLATB rGPR:$Rn, rGPR:$Rm, rGPR:$Ra)>;
3136
3137 def : Thumb2DSPPat<(int_arm_smlabb GPR:$a, GPR:$b, GPR:$acc),
3138                    (t2SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3139 def : Thumb2DSPPat<(int_arm_smlabt GPR:$a, GPR:$b, GPR:$acc),
3140                    (t2SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3141 def : Thumb2DSPPat<(int_arm_smlatb GPR:$a, GPR:$b, GPR:$acc),
3142                    (t2SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3143 def : Thumb2DSPPat<(int_arm_smlatt GPR:$a, GPR:$b, GPR:$acc),
3144                    (t2SMLATT GPR:$a, GPR:$b, GPR:$acc)>;
3145 def : Thumb2DSPPat<(int_arm_smlawb GPR:$a, GPR:$b, GPR:$acc),
3146                    (t2SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3147 def : Thumb2DSPPat<(int_arm_smlawt GPR:$a, GPR:$b, GPR:$acc),
3148                    (t2SMLAWT GPR:$a, GPR:$b, GPR:$acc)>;
3149
3150 // Halfword multiple accumulate long: SMLAL<x><y>
3151 def t2SMLALBB : T2MlaLong<0b100, 0b1000, "smlalbb">,
3152                           Requires<[IsThumb2, HasDSP]>;
3153 def t2SMLALBT : T2MlaLong<0b100, 0b1001, "smlalbt">,
3154                           Requires<[IsThumb2, HasDSP]>;
3155 def t2SMLALTB : T2MlaLong<0b100, 0b1010, "smlaltb">,
3156                           Requires<[IsThumb2, HasDSP]>;
3157 def t2SMLALTT : T2MlaLong<0b100, 0b1011, "smlaltt">,
3158                           Requires<[IsThumb2, HasDSP]>;
3159
3160 def : Thumb2DSPPat<(ARMsmlalbb GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
3161                    (t2SMLALBB $Rn, $Rm, $RLo, $RHi)>;
3162 def : Thumb2DSPPat<(ARMsmlalbt GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
3163                    (t2SMLALBT $Rn, $Rm, $RLo, $RHi)>;
3164 def : Thumb2DSPPat<(ARMsmlaltb GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
3165                    (t2SMLALTB $Rn, $Rm, $RLo, $RHi)>;
3166 def : Thumb2DSPPat<(ARMsmlaltt GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
3167                    (t2SMLALTT $Rn, $Rm, $RLo, $RHi)>;
3168
3169 class T2DualHalfMul<bits<3> op22_20, bits<4> op7_4, string opc,
3170                     Intrinsic intrinsic>
3171   : T2ThreeReg_mac<0, op22_20, op7_4,
3172                    (outs rGPR:$Rd),
3173                    (ins rGPR:$Rn, rGPR:$Rm),
3174                    IIC_iMAC32, opc, "\t$Rd, $Rn, $Rm",
3175                    [(set rGPR:$Rd, (intrinsic rGPR:$Rn, rGPR:$Rm))]>,
3176                    Requires<[IsThumb2, HasDSP]>,
3177    Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]> {
3178   let Inst{15-12} = 0b1111;
3179 }
3180
3181 // Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
3182 def t2SMUAD: T2DualHalfMul<0b010, 0b0000, "smuad", int_arm_smuad>;
3183 def t2SMUADX: T2DualHalfMul<0b010, 0b0001, "smuadx", int_arm_smuadx>;
3184 def t2SMUSD: T2DualHalfMul<0b100, 0b0000, "smusd", int_arm_smusd>;
3185 def t2SMUSDX: T2DualHalfMul<0b100, 0b0001, "smusdx", int_arm_smusdx>;
3186
3187 class T2DualHalfMulAdd<bits<3> op22_20, bits<4> op7_4, string opc,
3188                        Intrinsic intrinsic>
3189   : T2FourReg_mac<0, op22_20, op7_4,
3190                   (outs rGPR:$Rd),
3191                   (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra),
3192                   IIC_iMAC32, opc, "\t$Rd, $Rn, $Rm, $Ra",
3193                   [(set rGPR:$Rd, (intrinsic rGPR:$Rn, rGPR:$Rm, rGPR:$Ra))]>,
3194                   Requires<[IsThumb2, HasDSP]>;
3195
3196 def t2SMLAD   : T2DualHalfMulAdd<0b010, 0b0000, "smlad", int_arm_smlad>;
3197 def t2SMLADX  : T2DualHalfMulAdd<0b010, 0b0001, "smladx", int_arm_smladx>;
3198 def t2SMLSD   : T2DualHalfMulAdd<0b100, 0b0000, "smlsd", int_arm_smlsd>;
3199 def t2SMLSDX  : T2DualHalfMulAdd<0b100, 0b0001, "smlsdx", int_arm_smlsdx>;
3200
3201 class T2DualHalfMulAddLong<bits<3> op22_20, bits<4> op7_4, string opc>
3202   : T2FourReg_mac<1, op22_20, op7_4,
3203                   (outs rGPR:$Ra, rGPR:$Rd),
3204                   (ins rGPR:$Rn, rGPR:$Rm, rGPR:$RLo, rGPR:$RHi),
3205                   IIC_iMAC64, opc, "\t$Ra, $Rd, $Rn, $Rm", []>,
3206                   RegConstraint<"$Ra = $RLo, $Rd = $RHi">,
3207                   Requires<[IsThumb2, HasDSP]>,
3208     Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
3209
3210 def t2SMLALD  : T2DualHalfMulAddLong<0b100, 0b1100, "smlald">;
3211 def t2SMLALDX : T2DualHalfMulAddLong<0b100, 0b1101, "smlaldx">;
3212 def t2SMLSLD  : T2DualHalfMulAddLong<0b101, 0b1100, "smlsld">;
3213 def t2SMLSLDX : T2DualHalfMulAddLong<0b101, 0b1101, "smlsldx">;
3214
3215 def : Thumb2DSPPat<(ARMSmlald rGPR:$Rn, rGPR:$Rm, rGPR:$RLo, rGPR:$RHi),
3216                    (t2SMLALD rGPR:$Rn, rGPR:$Rm, rGPR:$RLo, rGPR:$RHi)>;
3217 def : Thumb2DSPPat<(ARMSmlaldx rGPR:$Rn, rGPR:$Rm, rGPR:$RLo, rGPR:$RHi),
3218                    (t2SMLALDX rGPR:$Rn, rGPR:$Rm, rGPR:$RLo, rGPR:$RHi)>;
3219 def : Thumb2DSPPat<(ARMSmlsld rGPR:$Rn, rGPR:$Rm, rGPR:$RLo, rGPR:$RHi),
3220                    (t2SMLSLD rGPR:$Rn, rGPR:$Rm, rGPR:$RLo, rGPR:$RHi)>;
3221 def : Thumb2DSPPat<(ARMSmlsldx rGPR:$Rn, rGPR:$Rm, rGPR:$RLo, rGPR:$RHi),
3222                    (t2SMLSLDX rGPR:$Rn, rGPR:$Rm, rGPR:$RLo, rGPR:$RHi)>;
3223
3224 //===----------------------------------------------------------------------===//
3225 //  Division Instructions.
3226 //  Signed and unsigned division on v7-M
3227 //
3228 def t2SDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iDIV,
3229                  "sdiv", "\t$Rd, $Rn, $Rm",
3230                  [(set rGPR:$Rd, (sdiv rGPR:$Rn, rGPR:$Rm))]>,
3231                  Requires<[HasDivideInThumb, IsThumb, HasV8MBaseline]>,
3232              Sched<[WriteDIV]> {
3233   let Inst{31-27} = 0b11111;
3234   let Inst{26-21} = 0b011100;
3235   let Inst{20} = 0b1;
3236   let Inst{15-12} = 0b1111;
3237   let Inst{7-4} = 0b1111;
3238 }
3239
3240 def t2UDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iDIV,
3241                  "udiv", "\t$Rd, $Rn, $Rm",
3242                  [(set rGPR:$Rd, (udiv rGPR:$Rn, rGPR:$Rm))]>,
3243                  Requires<[HasDivideInThumb, IsThumb, HasV8MBaseline]>,
3244              Sched<[WriteDIV]> {
3245   let Inst{31-27} = 0b11111;
3246   let Inst{26-21} = 0b011101;
3247   let Inst{20} = 0b1;
3248   let Inst{15-12} = 0b1111;
3249   let Inst{7-4} = 0b1111;
3250 }
3251
3252 //===----------------------------------------------------------------------===//
3253 //  Misc. Arithmetic Instructions.
3254 //
3255
3256 class T2I_misc<bits<2> op1, bits<2> op2, dag oops, dag iops,
3257       InstrItinClass itin, string opc, string asm, list<dag> pattern>
3258   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
3259   let Inst{31-27} = 0b11111;
3260   let Inst{26-22} = 0b01010;
3261   let Inst{21-20} = op1;
3262   let Inst{15-12} = 0b1111;
3263   let Inst{7-6} = 0b10;
3264   let Inst{5-4} = op2;
3265   let Rn{3-0} = Rm;
3266 }
3267
3268 def t2CLZ : T2I_misc<0b11, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
3269                     "clz", "\t$Rd, $Rm", [(set rGPR:$Rd, (ctlz rGPR:$Rm))]>,
3270                     Sched<[WriteALU]>;
3271
3272 def t2RBIT : T2I_misc<0b01, 0b10, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
3273                       "rbit", "\t$Rd, $Rm",
3274                       [(set rGPR:$Rd, (bitreverse rGPR:$Rm))]>,
3275                       Sched<[WriteALU]>;
3276
3277 def t2REV : T2I_misc<0b01, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
3278                  "rev", ".w\t$Rd, $Rm", [(set rGPR:$Rd, (bswap rGPR:$Rm))]>,
3279                  Sched<[WriteALU]>;
3280
3281 def t2REV16 : T2I_misc<0b01, 0b01, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
3282                        "rev16", ".w\t$Rd, $Rm",
3283                 [(set rGPR:$Rd, (rotr (bswap rGPR:$Rm), (i32 16)))]>,
3284                 Sched<[WriteALU]>;
3285
3286 def t2REVSH : T2I_misc<0b01, 0b11, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
3287                        "revsh", ".w\t$Rd, $Rm",
3288                  [(set rGPR:$Rd, (sra (bswap rGPR:$Rm), (i32 16)))]>,
3289                  Sched<[WriteALU]>;
3290
3291 def : T2Pat<(or (sra (shl rGPR:$Rm, (i32 24)), (i32 16)),
3292                 (and (srl rGPR:$Rm, (i32 8)), 0xFF)),
3293             (t2REVSH rGPR:$Rm)>;
3294
3295 def t2PKHBT : T2ThreeReg<
3296             (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, pkh_lsl_amt:$sh),
3297                   IIC_iBITsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3298                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF),
3299                                       (and (shl rGPR:$Rm, pkh_lsl_amt:$sh),
3300                                            0xFFFF0000)))]>,
3301                   Requires<[HasDSP, IsThumb2]>,
3302                   Sched<[WriteALUsi, ReadALU]> {
3303   let Inst{31-27} = 0b11101;
3304   let Inst{26-25} = 0b01;
3305   let Inst{24-20} = 0b01100;
3306   let Inst{5} = 0; // BT form
3307   let Inst{4} = 0;
3308
3309   bits<5> sh;
3310   let Inst{14-12} = sh{4-2};
3311   let Inst{7-6}   = sh{1-0};
3312 }
3313
3314 // Alternate cases for PKHBT where identities eliminate some nodes.
3315 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (and rGPR:$src2, 0xFFFF0000)),
3316             (t2PKHBT rGPR:$src1, rGPR:$src2, 0)>,
3317             Requires<[HasDSP, IsThumb2]>;
3318 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (shl rGPR:$src2, imm16_31:$sh)),
3319             (t2PKHBT rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
3320             Requires<[HasDSP, IsThumb2]>;
3321
3322 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3323 // will match the pattern below.
3324 def t2PKHTB : T2ThreeReg<
3325                   (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, pkh_asr_amt:$sh),
3326                   IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3327                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF0000),
3328                                        (and (sra rGPR:$Rm, pkh_asr_amt:$sh),
3329                                             0xFFFF)))]>,
3330                   Requires<[HasDSP, IsThumb2]>,
3331                   Sched<[WriteALUsi, ReadALU]> {
3332   let Inst{31-27} = 0b11101;
3333   let Inst{26-25} = 0b01;
3334   let Inst{24-20} = 0b01100;
3335   let Inst{5} = 1; // TB form
3336   let Inst{4} = 0;
3337
3338   bits<5> sh;
3339   let Inst{14-12} = sh{4-2};
3340   let Inst{7-6}   = sh{1-0};
3341 }
3342
3343 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3344 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3345 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
3346 // pkhtb src1, src2, asr (17..31).
3347 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000), (srl rGPR:$src2, imm16:$sh)),
3348             (t2PKHTB rGPR:$src1, rGPR:$src2, imm16:$sh)>,
3349             Requires<[HasDSP, IsThumb2]>;
3350 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000), (sra rGPR:$src2, imm16_31:$sh)),
3351             (t2PKHTB rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
3352             Requires<[HasDSP, IsThumb2]>;
3353 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000),
3354                 (and (srl rGPR:$src2, imm1_15:$sh), 0xFFFF)),
3355             (t2PKHTB rGPR:$src1, rGPR:$src2, imm1_15:$sh)>,
3356             Requires<[HasDSP, IsThumb2]>;
3357
3358 //===----------------------------------------------------------------------===//
3359 // CRC32 Instructions
3360 //
3361 // Polynomials:
3362 // + CRC32{B,H,W}       0x04C11DB7
3363 // + CRC32C{B,H,W}      0x1EDC6F41
3364 //
3365
3366 class T2I_crc32<bit C, bits<2> sz, string suffix, SDPatternOperator builtin>
3367   : T2ThreeRegNoP<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), NoItinerary,
3368                !strconcat("crc32", suffix, "\t$Rd, $Rn, $Rm"),
3369                [(set rGPR:$Rd, (builtin rGPR:$Rn, rGPR:$Rm))]>,
3370                Requires<[IsThumb2, HasV8, HasCRC]> {
3371   let Inst{31-27} = 0b11111;
3372   let Inst{26-21} = 0b010110;
3373   let Inst{20}    = C;
3374   let Inst{15-12} = 0b1111;
3375   let Inst{7-6}   = 0b10;
3376   let Inst{5-4}   = sz;
3377 }
3378
3379 def t2CRC32B  : T2I_crc32<0, 0b00, "b", int_arm_crc32b>;
3380 def t2CRC32CB : T2I_crc32<1, 0b00, "cb", int_arm_crc32cb>;
3381 def t2CRC32H  : T2I_crc32<0, 0b01, "h", int_arm_crc32h>;
3382 def t2CRC32CH : T2I_crc32<1, 0b01, "ch", int_arm_crc32ch>;
3383 def t2CRC32W  : T2I_crc32<0, 0b10, "w", int_arm_crc32w>;
3384 def t2CRC32CW : T2I_crc32<1, 0b10, "cw", int_arm_crc32cw>;
3385
3386 //===----------------------------------------------------------------------===//
3387 //  Comparison Instructions...
3388 //
3389 defm t2CMP  : T2I_cmp_irs<0b1101, "cmp", GPRnopc,
3390                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi, ARMcmp>;
3391
3392 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_imm:$imm),
3393             (t2CMPri  GPRnopc:$lhs, t2_so_imm:$imm)>;
3394 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, rGPR:$rhs),
3395             (t2CMPrr  GPRnopc:$lhs, rGPR:$rhs)>;
3396 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_reg_oneuse:$rhs),
3397             (t2CMPrs  GPRnopc:$lhs, t2_so_reg_oneuse:$rhs)>;
3398
3399 let isCompare = 1, Defs = [CPSR] in {
3400    // shifted imm
3401    def t2CMNri : T2OneRegCmpImm<
3402                 (outs), (ins GPRnopc:$Rn, t2_so_imm:$imm), IIC_iCMPi,
3403                 "cmn", ".w\t$Rn, $imm",
3404                 [(ARMcmn GPRnopc:$Rn, (ineg t2_so_imm:$imm))]>,
3405                 Sched<[WriteCMP, ReadALU]> {
3406      let Inst{31-27} = 0b11110;
3407      let Inst{25} = 0;
3408      let Inst{24-21} = 0b1000;
3409      let Inst{20} = 1; // The S bit.
3410      let Inst{15} = 0;
3411      let Inst{11-8} = 0b1111; // Rd
3412    }
3413    // register
3414    def t2CMNzrr : T2TwoRegCmp<
3415                 (outs), (ins GPRnopc:$Rn, rGPR:$Rm), IIC_iCMPr,
3416                 "cmn", ".w\t$Rn, $Rm",
3417                 [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
3418                   GPRnopc:$Rn, rGPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
3419      let Inst{31-27} = 0b11101;
3420      let Inst{26-25} = 0b01;
3421      let Inst{24-21} = 0b1000;
3422      let Inst{20} = 1; // The S bit.
3423      let Inst{14-12} = 0b000; // imm3
3424      let Inst{11-8} = 0b1111; // Rd
3425      let Inst{7-6} = 0b00; // imm2
3426      let Inst{5-4} = 0b00; // type
3427    }
3428    // shifted register
3429    def t2CMNzrs : T2OneRegCmpShiftedReg<
3430                 (outs), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm), IIC_iCMPsi,
3431                 "cmn", ".w\t$Rn, $ShiftedRm",
3432                 [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
3433                   GPRnopc:$Rn, t2_so_reg:$ShiftedRm)]>,
3434                   Sched<[WriteCMPsi, ReadALU, ReadALU]> {
3435      let Inst{31-27} = 0b11101;
3436      let Inst{26-25} = 0b01;
3437      let Inst{24-21} = 0b1000;
3438      let Inst{20} = 1; // The S bit.
3439      let Inst{11-8} = 0b1111; // Rd
3440    }
3441 }
3442
3443 // Assembler aliases w/o the ".w" suffix.
3444 // No alias here for 'rr' version as not all instantiations of this multiclass
3445 // want one (CMP in particular, does not).
3446 def : t2InstAlias<"cmn${p} $Rn, $imm",
3447    (t2CMNri GPRnopc:$Rn, t2_so_imm:$imm, pred:$p)>;
3448 def : t2InstAlias<"cmn${p} $Rn, $shift",
3449    (t2CMNzrs GPRnopc:$Rn, t2_so_reg:$shift, pred:$p)>;
3450
3451 def : T2Pat<(ARMcmp  GPR:$src, t2_so_imm_neg:$imm),
3452             (t2CMNri GPR:$src, t2_so_imm_neg:$imm)>;
3453
3454 def : T2Pat<(ARMcmpZ GPRnopc:$src, t2_so_imm_neg:$imm),
3455             (t2CMNri GPRnopc:$src, t2_so_imm_neg:$imm)>;
3456
3457 defm t2TST  : T2I_cmp_irs<0b0000, "tst", rGPR,
3458                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
3459                          BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>>;
3460 defm t2TEQ  : T2I_cmp_irs<0b0100, "teq", rGPR,
3461                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
3462                          BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>>;
3463
3464 // Conditional moves
3465 let hasSideEffects = 0 in {
3466
3467 let isCommutable = 1, isSelect = 1 in
3468 def t2MOVCCr : t2PseudoInst<(outs rGPR:$Rd),
3469                             (ins rGPR:$false, rGPR:$Rm, cmovpred:$p),
3470                             4, IIC_iCMOVr,
3471                             [(set rGPR:$Rd, (ARMcmov rGPR:$false, rGPR:$Rm,
3472                                                      cmovpred:$p))]>,
3473                RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
3474
3475 let isMoveImm = 1 in
3476 def t2MOVCCi
3477     : t2PseudoInst<(outs rGPR:$Rd),
3478                    (ins rGPR:$false, t2_so_imm:$imm, cmovpred:$p),
3479                    4, IIC_iCMOVi,
3480                    [(set rGPR:$Rd, (ARMcmov rGPR:$false,t2_so_imm:$imm,
3481                                             cmovpred:$p))]>,
3482       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
3483
3484 let isCodeGenOnly = 1 in {
3485 let isMoveImm = 1 in
3486 def t2MOVCCi16
3487     : t2PseudoInst<(outs rGPR:$Rd),
3488                    (ins  rGPR:$false, imm0_65535_expr:$imm, cmovpred:$p),
3489                    4, IIC_iCMOVi,
3490                    [(set rGPR:$Rd, (ARMcmov rGPR:$false, imm0_65535:$imm,
3491                                             cmovpred:$p))]>,
3492       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
3493
3494 let isMoveImm = 1 in
3495 def t2MVNCCi
3496     : t2PseudoInst<(outs rGPR:$Rd),
3497                    (ins rGPR:$false, t2_so_imm:$imm, cmovpred:$p),
3498                    4, IIC_iCMOVi,
3499                    [(set rGPR:$Rd,
3500                          (ARMcmov rGPR:$false, t2_so_imm_not:$imm,
3501                                   cmovpred:$p))]>,
3502       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
3503
3504 class MOVCCShPseudo<SDPatternOperator opnode, Operand ty>
3505     : t2PseudoInst<(outs rGPR:$Rd),
3506                    (ins rGPR:$false, rGPR:$Rm, i32imm:$imm, cmovpred:$p),
3507                    4, IIC_iCMOVsi,
3508                    [(set rGPR:$Rd, (ARMcmov rGPR:$false,
3509                                             (opnode rGPR:$Rm, (i32 ty:$imm)),
3510                                             cmovpred:$p))]>,
3511       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
3512
3513 def t2MOVCClsl : MOVCCShPseudo<shl,  imm0_31>;
3514 def t2MOVCClsr : MOVCCShPseudo<srl,  imm_sr>;
3515 def t2MOVCCasr : MOVCCShPseudo<sra,  imm_sr>;
3516 def t2MOVCCror : MOVCCShPseudo<rotr, imm0_31>;
3517
3518 let isMoveImm = 1 in
3519 def t2MOVCCi32imm
3520     : t2PseudoInst<(outs rGPR:$dst),
3521                    (ins rGPR:$false, i32imm:$src, cmovpred:$p),
3522                    8, IIC_iCMOVix2,
3523                    [(set rGPR:$dst, (ARMcmov rGPR:$false, imm:$src,
3524                                              cmovpred:$p))]>,
3525       RegConstraint<"$false = $dst">;
3526 } // isCodeGenOnly = 1
3527
3528 } // hasSideEffects
3529
3530 //===----------------------------------------------------------------------===//
3531 // Atomic operations intrinsics
3532 //
3533
3534 // memory barriers protect the atomic sequences
3535 let hasSideEffects = 1 in {
3536 def t2DMB : T2I<(outs), (ins memb_opt:$opt), NoItinerary,
3537                 "dmb", "\t$opt", [(int_arm_dmb (i32 imm0_15:$opt))]>,
3538                 Requires<[IsThumb, HasDB]> {
3539   bits<4> opt;
3540   let Inst{31-4} = 0xf3bf8f5;
3541   let Inst{3-0} = opt;
3542 }
3543
3544 def t2DSB : T2I<(outs), (ins memb_opt:$opt), NoItinerary,
3545                 "dsb", "\t$opt", [(int_arm_dsb (i32 imm0_15:$opt))]>,
3546                 Requires<[IsThumb, HasDB]> {
3547   bits<4> opt;
3548   let Inst{31-4} = 0xf3bf8f4;
3549   let Inst{3-0} = opt;
3550 }
3551
3552 def t2ISB : T2I<(outs), (ins instsyncb_opt:$opt), NoItinerary,
3553                 "isb", "\t$opt", [(int_arm_isb (i32 imm0_15:$opt))]>,
3554                 Requires<[IsThumb, HasDB]> {
3555   bits<4> opt;
3556   let Inst{31-4} = 0xf3bf8f6;
3557   let Inst{3-0} = opt;
3558 }
3559
3560 let hasNoSchedulingInfo = 1 in
3561 def t2TSB : T2I<(outs), (ins tsb_opt:$opt), NoItinerary,
3562                 "tsb", "\t$opt", []>, Requires<[IsThumb, HasV8_4a]> {
3563   let Inst{31-0} = 0xf3af8012;
3564 }
3565 }
3566
3567 // Armv8.5-A speculation barrier
3568 def t2SB : Thumb2XI<(outs), (ins), AddrModeNone, 4, NoItinerary, "sb", "", []>,
3569            Requires<[IsThumb2, HasSB]>, Sched<[]> {
3570   let Inst{31-0} = 0xf3bf8f70;
3571   let Unpredictable = 0x000f2f0f;
3572   let hasSideEffects = 1;
3573 }
3574
3575 class T2I_ldrex<bits<4> opcod, dag oops, dag iops, AddrMode am, int sz,
3576                 InstrItinClass itin, string opc, string asm, string cstr,
3577                 list<dag> pattern, bits<4> rt2 = 0b1111>
3578   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
3579   let Inst{31-27} = 0b11101;
3580   let Inst{26-20} = 0b0001101;
3581   let Inst{11-8} = rt2;
3582   let Inst{7-4} = opcod;
3583   let Inst{3-0} = 0b1111;
3584
3585   bits<4> addr;
3586   bits<4> Rt;
3587   let Inst{19-16} = addr;
3588   let Inst{15-12} = Rt;
3589 }
3590 class T2I_strex<bits<4> opcod, dag oops, dag iops, AddrMode am, int sz,
3591                 InstrItinClass itin, string opc, string asm, string cstr,
3592                 list<dag> pattern, bits<4> rt2 = 0b1111>
3593   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
3594   let Inst{31-27} = 0b11101;
3595   let Inst{26-20} = 0b0001100;
3596   let Inst{11-8} = rt2;
3597   let Inst{7-4} = opcod;
3598
3599   bits<4> Rd;
3600   bits<4> addr;
3601   bits<4> Rt;
3602   let Inst{3-0}  = Rd;
3603   let Inst{19-16} = addr;
3604   let Inst{15-12} = Rt;
3605 }
3606
3607 let mayLoad = 1 in {
3608 def t2LDREXB : T2I_ldrex<0b0100, (outs rGPR:$Rt), (ins addr_offset_none:$addr),
3609                          AddrModeNone, 4, NoItinerary,
3610                          "ldrexb", "\t$Rt, $addr", "",
3611                          [(set rGPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>,
3612                Requires<[IsThumb, HasV8MBaseline]>, Sched<[WriteLd]>;
3613 def t2LDREXH : T2I_ldrex<0b0101, (outs rGPR:$Rt), (ins addr_offset_none:$addr),
3614                          AddrModeNone, 4, NoItinerary,
3615                          "ldrexh", "\t$Rt, $addr", "",
3616                          [(set rGPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>,
3617                Requires<[IsThumb, HasV8MBaseline]>, Sched<[WriteLd]>;
3618 def t2LDREX  : Thumb2I<(outs rGPR:$Rt), (ins t2addrmode_imm0_1020s4:$addr),
3619                        AddrModeT2_ldrex, 4, NoItinerary,
3620                        "ldrex", "\t$Rt, $addr", "",
3621                      [(set rGPR:$Rt, (ldrex_4 t2addrmode_imm0_1020s4:$addr))]>,
3622                Requires<[IsThumb, HasV8MBaseline]>, Sched<[WriteLd]> {
3623   bits<4> Rt;
3624   bits<12> addr;
3625   let Inst{31-27} = 0b11101;
3626   let Inst{26-20} = 0b0000101;
3627   let Inst{19-16} = addr{11-8};
3628   let Inst{15-12} = Rt;
3629   let Inst{11-8} = 0b1111;
3630   let Inst{7-0} = addr{7-0};
3631 }
3632 let hasExtraDefRegAllocReq = 1 in
3633 def t2LDREXD : T2I_ldrex<0b0111, (outs rGPR:$Rt, rGPR:$Rt2),
3634                          (ins addr_offset_none:$addr),
3635                          AddrModeNone, 4, NoItinerary,
3636                          "ldrexd", "\t$Rt, $Rt2, $addr", "",
3637                          [], {?, ?, ?, ?}>,
3638                Requires<[IsThumb2, IsNotMClass]>, Sched<[WriteLd]> {
3639   bits<4> Rt2;
3640   let Inst{11-8} = Rt2;
3641 }
3642 def t2LDAEXB : T2I_ldrex<0b1100, (outs rGPR:$Rt), (ins addr_offset_none:$addr),
3643                          AddrModeNone, 4, NoItinerary,
3644                          "ldaexb", "\t$Rt, $addr", "",
3645                          [(set rGPR:$Rt, (ldaex_1 addr_offset_none:$addr))]>,
3646                Requires<[IsThumb, HasAcquireRelease, HasV7Clrex]>, Sched<[WriteLd]>;
3647 def t2LDAEXH : T2I_ldrex<0b1101, (outs rGPR:$Rt), (ins addr_offset_none:$addr),
3648                          AddrModeNone, 4, NoItinerary,
3649                          "ldaexh", "\t$Rt, $addr", "",
3650                          [(set rGPR:$Rt, (ldaex_2 addr_offset_none:$addr))]>,
3651                Requires<[IsThumb, HasAcquireRelease, HasV7Clrex]>, Sched<[WriteLd]>;
3652 def t2LDAEX  : Thumb2I<(outs rGPR:$Rt), (ins addr_offset_none:$addr),
3653                        AddrModeNone, 4, NoItinerary,
3654                        "ldaex", "\t$Rt, $addr", "",
3655                          [(set rGPR:$Rt, (ldaex_4 addr_offset_none:$addr))]>,
3656                Requires<[IsThumb, HasAcquireRelease, HasV7Clrex]>, Sched<[WriteLd]> {
3657   bits<4> Rt;
3658   bits<4> addr;
3659   let Inst{31-27} = 0b11101;
3660   let Inst{26-20} = 0b0001101;
3661   let Inst{19-16} = addr;
3662   let Inst{15-12} = Rt;
3663   let Inst{11-8} = 0b1111;
3664   let Inst{7-0} = 0b11101111;
3665 }
3666 let hasExtraDefRegAllocReq = 1 in
3667 def t2LDAEXD : T2I_ldrex<0b1111, (outs rGPR:$Rt, rGPR:$Rt2),
3668                          (ins addr_offset_none:$addr),
3669                          AddrModeNone, 4, NoItinerary,
3670                          "ldaexd", "\t$Rt, $Rt2, $addr", "",
3671                          [], {?, ?, ?, ?}>, Requires<[IsThumb,
3672                          HasAcquireRelease, HasV7Clrex, IsNotMClass]>, Sched<[WriteLd]> {
3673   bits<4> Rt2;
3674   let Inst{11-8} = Rt2;
3675
3676   let Inst{7} = 1;
3677 }
3678 }
3679
3680 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3681 def t2STREXB : T2I_strex<0b0100, (outs rGPR:$Rd),
3682                          (ins rGPR:$Rt, addr_offset_none:$addr),
3683                          AddrModeNone, 4, NoItinerary,
3684                          "strexb", "\t$Rd, $Rt, $addr", "",
3685                          [(set rGPR:$Rd,
3686                                (strex_1 rGPR:$Rt, addr_offset_none:$addr))]>,
3687                Requires<[IsThumb, HasV8MBaseline]>, Sched<[WriteST]>;
3688 def t2STREXH : T2I_strex<0b0101, (outs rGPR:$Rd),
3689                          (ins rGPR:$Rt, addr_offset_none:$addr),
3690                          AddrModeNone, 4, NoItinerary,
3691                          "strexh", "\t$Rd, $Rt, $addr", "",
3692                          [(set rGPR:$Rd,
3693                                (strex_2 rGPR:$Rt, addr_offset_none:$addr))]>,
3694                Requires<[IsThumb, HasV8MBaseline]>, Sched<[WriteST]>;
3695
3696 def t2STREX  : Thumb2I<(outs rGPR:$Rd), (ins rGPR:$Rt,
3697                              t2addrmode_imm0_1020s4:$addr),
3698                   AddrModeT2_ldrex, 4, NoItinerary,
3699                   "strex", "\t$Rd, $Rt, $addr", "",
3700                   [(set rGPR:$Rd,
3701                         (strex_4 rGPR:$Rt, t2addrmode_imm0_1020s4:$addr))]>,
3702                Requires<[IsThumb, HasV8MBaseline]>, Sched<[WriteST]> {
3703   bits<4> Rd;
3704   bits<4> Rt;
3705   bits<12> addr;
3706   let Inst{31-27} = 0b11101;
3707   let Inst{26-20} = 0b0000100;
3708   let Inst{19-16} = addr{11-8};
3709   let Inst{15-12} = Rt;
3710   let Inst{11-8}  = Rd;
3711   let Inst{7-0} = addr{7-0};
3712 }
3713 let hasExtraSrcRegAllocReq = 1 in
3714 def t2STREXD : T2I_strex<0b0111, (outs rGPR:$Rd),
3715                          (ins rGPR:$Rt, rGPR:$Rt2, addr_offset_none:$addr),
3716                          AddrModeNone, 4, NoItinerary,
3717                          "strexd", "\t$Rd, $Rt, $Rt2, $addr", "", [],
3718                          {?, ?, ?, ?}>,
3719                Requires<[IsThumb2, IsNotMClass]>, Sched<[WriteST]> {
3720   bits<4> Rt2;
3721   let Inst{11-8} = Rt2;
3722 }
3723 def t2STLEXB : T2I_strex<0b1100, (outs rGPR:$Rd),
3724                          (ins rGPR:$Rt, addr_offset_none:$addr),
3725                          AddrModeNone, 4, NoItinerary,
3726                          "stlexb", "\t$Rd, $Rt, $addr", "",
3727                          [(set rGPR:$Rd,
3728                                (stlex_1 rGPR:$Rt, addr_offset_none:$addr))]>,
3729                          Requires<[IsThumb, HasAcquireRelease,
3730                                    HasV7Clrex]>, Sched<[WriteST]>;
3731
3732 def t2STLEXH : T2I_strex<0b1101, (outs rGPR:$Rd),
3733                          (ins rGPR:$Rt, addr_offset_none:$addr),
3734                          AddrModeNone, 4, NoItinerary,
3735                          "stlexh", "\t$Rd, $Rt, $addr", "",
3736                          [(set rGPR:$Rd,
3737                                (stlex_2 rGPR:$Rt, addr_offset_none:$addr))]>,
3738                          Requires<[IsThumb, HasAcquireRelease,
3739                                    HasV7Clrex]>, Sched<[WriteST]>;
3740
3741 def t2STLEX  : Thumb2I<(outs rGPR:$Rd), (ins rGPR:$Rt,
3742                              addr_offset_none:$addr),
3743                   AddrModeNone, 4, NoItinerary,
3744                   "stlex", "\t$Rd, $Rt, $addr", "",
3745                   [(set rGPR:$Rd,
3746                         (stlex_4 rGPR:$Rt, addr_offset_none:$addr))]>,
3747                   Requires<[IsThumb, HasAcquireRelease, HasV7Clrex]>,
3748                   Sched<[WriteST]> {
3749   bits<4> Rd;
3750   bits<4> Rt;
3751   bits<4> addr;
3752   let Inst{31-27} = 0b11101;
3753   let Inst{26-20} = 0b0001100;
3754   let Inst{19-16} = addr;
3755   let Inst{15-12} = Rt;
3756   let Inst{11-4}  = 0b11111110;
3757   let Inst{3-0}   = Rd;
3758 }
3759 let hasExtraSrcRegAllocReq = 1 in
3760 def t2STLEXD : T2I_strex<0b1111, (outs rGPR:$Rd),
3761                          (ins rGPR:$Rt, rGPR:$Rt2, addr_offset_none:$addr),
3762                          AddrModeNone, 4, NoItinerary,
3763                          "stlexd", "\t$Rd, $Rt, $Rt2, $addr", "", [],
3764                          {?, ?, ?, ?}>, Requires<[IsThumb, HasAcquireRelease,
3765                          HasV7Clrex, IsNotMClass]>, Sched<[WriteST]> {
3766   bits<4> Rt2;
3767   let Inst{11-8} = Rt2;
3768 }
3769 }
3770
3771 def t2CLREX : T2I<(outs), (ins), NoItinerary, "clrex", "", [(int_arm_clrex)]>,
3772             Requires<[IsThumb, HasV7Clrex]>  {
3773   let Inst{31-16} = 0xf3bf;
3774   let Inst{15-14} = 0b10;
3775   let Inst{13} = 0;
3776   let Inst{12} = 0;
3777   let Inst{11-8} = 0b1111;
3778   let Inst{7-4} = 0b0010;
3779   let Inst{3-0} = 0b1111;
3780 }
3781
3782 def : T2Pat<(and (ldrex_1 addr_offset_none:$addr), 0xff),
3783             (t2LDREXB addr_offset_none:$addr)>,
3784             Requires<[IsThumb, HasV8MBaseline]>;
3785 def : T2Pat<(and (ldrex_2 addr_offset_none:$addr), 0xffff),
3786             (t2LDREXH addr_offset_none:$addr)>,
3787             Requires<[IsThumb, HasV8MBaseline]>;
3788 def : T2Pat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
3789             (t2STREXB GPR:$Rt, addr_offset_none:$addr)>,
3790             Requires<[IsThumb, HasV8MBaseline]>;
3791 def : T2Pat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
3792             (t2STREXH GPR:$Rt, addr_offset_none:$addr)>,
3793             Requires<[IsThumb, HasV8MBaseline]>;
3794
3795 def : T2Pat<(and (ldaex_1 addr_offset_none:$addr), 0xff),
3796             (t2LDAEXB addr_offset_none:$addr)>,
3797             Requires<[IsThumb, HasAcquireRelease, HasV7Clrex]>;
3798 def : T2Pat<(and (ldaex_2 addr_offset_none:$addr), 0xffff),
3799             (t2LDAEXH addr_offset_none:$addr)>,
3800             Requires<[IsThumb, HasAcquireRelease, HasV7Clrex]>;
3801 def : T2Pat<(stlex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
3802             (t2STLEXB GPR:$Rt, addr_offset_none:$addr)>,
3803             Requires<[IsThumb, HasAcquireRelease, HasV7Clrex]>;
3804 def : T2Pat<(stlex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
3805             (t2STLEXH GPR:$Rt, addr_offset_none:$addr)>,
3806             Requires<[IsThumb, HasAcquireRelease, HasV7Clrex]>;
3807
3808 //===----------------------------------------------------------------------===//
3809 // SJLJ Exception handling intrinsics
3810 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3811 //   address and save #0 in R0 for the non-longjmp case.
3812 //   Since by its nature we may be coming from some other function to get
3813 //   here, and we're using the stack frame for the containing function to
3814 //   save/restore registers, we can't keep anything live in regs across
3815 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3816 //   when we get here from a longjmp(). We force everything out of registers
3817 //   except for our own input by listing the relevant registers in Defs. By
3818 //   doing so, we also cause the prologue/epilogue code to actively preserve
3819 //   all of the callee-saved registers, which is exactly what we want.
3820 //   $val is a scratch register for our use.
3821 let Defs =
3822   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
3823     Q0, Q1, Q2, Q3, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15],
3824   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
3825   usesCustomInserter = 1 in {
3826   def t2Int_eh_sjlj_setjmp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
3827                                AddrModeNone, 0, NoItinerary, "", "",
3828                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
3829                              Requires<[IsThumb2, HasVFP2]>;
3830 }
3831
3832 let Defs =
3833   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
3834   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
3835   usesCustomInserter = 1 in {
3836   def t2Int_eh_sjlj_setjmp_nofp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
3837                                AddrModeNone, 0, NoItinerary, "", "",
3838                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
3839                                   Requires<[IsThumb2, NoVFP]>;
3840 }
3841
3842
3843 //===----------------------------------------------------------------------===//
3844 // Control-Flow Instructions
3845 //
3846
3847 // FIXME: remove when we have a way to marking a MI with these properties.
3848 // FIXME: Should pc be an implicit operand like PICADD, etc?
3849 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
3850     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
3851 def t2LDMIA_RET: t2PseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
3852                                                    reglist:$regs, variable_ops),
3853                               4, IIC_iLoad_mBr, [],
3854             (t2LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
3855                          RegConstraint<"$Rn = $wb">;
3856
3857 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
3858 let isPredicable = 1 in
3859 def t2B   : T2I<(outs), (ins thumb_br_target:$target), IIC_Br,
3860                  "b", ".w\t$target",
3861                  [(br bb:$target)]>, Sched<[WriteBr]>,
3862                  Requires<[IsThumb, HasV8MBaseline]> {
3863   let Inst{31-27} = 0b11110;
3864   let Inst{15-14} = 0b10;
3865   let Inst{12} = 1;
3866
3867   bits<24> target;
3868   let Inst{26} = target{23};
3869   let Inst{13} = target{22};
3870   let Inst{11} = target{21};
3871   let Inst{25-16} = target{20-11};
3872   let Inst{10-0} = target{10-0};
3873   let DecoderMethod = "DecodeT2BInstruction";
3874   let AsmMatchConverter = "cvtThumbBranches";
3875 }
3876
3877 let Size = 4, isNotDuplicable = 1, isBranch = 1, isTerminator = 1,
3878     isBarrier = 1, isIndirectBranch = 1 in {
3879
3880 // available in both v8-M.Baseline and Thumb2 targets
3881 def t2BR_JT : t2basePseudoInst<(outs),
3882           (ins GPR:$target, GPR:$index, i32imm:$jt),
3883            0, IIC_Br,
3884           [(ARMbr2jt GPR:$target, GPR:$index, tjumptable:$jt)]>,
3885           Sched<[WriteBr]>;
3886
3887 // FIXME: Add a case that can be predicated.
3888 def t2TBB_JT : t2PseudoInst<(outs),
3889         (ins GPR:$base, GPR:$index, i32imm:$jt, i32imm:$pclbl), 0, IIC_Br, []>,
3890         Sched<[WriteBr]>;
3891
3892 def t2TBH_JT : t2PseudoInst<(outs),
3893         (ins GPR:$base, GPR:$index, i32imm:$jt, i32imm:$pclbl), 0, IIC_Br, []>,
3894         Sched<[WriteBr]>;
3895
3896 def t2TBB : T2I<(outs), (ins addrmode_tbb:$addr), IIC_Br,
3897                     "tbb", "\t$addr", []>, Sched<[WriteBrTbl]> {
3898   bits<4> Rn;
3899   bits<4> Rm;
3900   let Inst{31-20} = 0b111010001101;
3901   let Inst{19-16} = Rn;
3902   let Inst{15-5} = 0b11110000000;
3903   let Inst{4} = 0; // B form
3904   let Inst{3-0} = Rm;
3905
3906   let DecoderMethod = "DecodeThumbTableBranch";
3907 }
3908
3909 def t2TBH : T2I<(outs), (ins addrmode_tbh:$addr), IIC_Br,
3910                    "tbh", "\t$addr", []>, Sched<[WriteBrTbl]> {
3911   bits<4> Rn;
3912   bits<4> Rm;
3913   let Inst{31-20} = 0b111010001101;
3914   let Inst{19-16} = Rn;
3915   let Inst{15-5} = 0b11110000000;
3916   let Inst{4} = 1; // H form
3917   let Inst{3-0} = Rm;
3918
3919   let DecoderMethod = "DecodeThumbTableBranch";
3920 }
3921 } // isNotDuplicable, isIndirectBranch
3922
3923 } // isBranch, isTerminator, isBarrier
3924
3925 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
3926 // a two-value operand where a dag node expects ", "two operands. :(
3927 let isBranch = 1, isTerminator = 1 in
3928 def t2Bcc : T2I<(outs), (ins brtarget:$target), IIC_Br,
3929                 "b", ".w\t$target",
3930                 [/*(ARMbrcond bb:$target, imm:$cc)*/]>, Sched<[WriteBr]> {
3931   let Inst{31-27} = 0b11110;
3932   let Inst{15-14} = 0b10;
3933   let Inst{12} = 0;
3934
3935   bits<4> p;
3936   let Inst{25-22} = p;
3937
3938   bits<21> target;
3939   let Inst{26} = target{20};
3940   let Inst{11} = target{19};
3941   let Inst{13} = target{18};
3942   let Inst{21-16} = target{17-12};
3943   let Inst{10-0} = target{11-1};
3944
3945   let DecoderMethod = "DecodeThumb2BCCInstruction";
3946   let AsmMatchConverter = "cvtThumbBranches";
3947 }
3948
3949 // Tail calls. The MachO version of thumb tail calls uses a t2 branch, so
3950 // it goes here.
3951 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
3952   // IOS version.
3953   let Uses = [SP] in
3954   def tTAILJMPd: tPseudoExpand<(outs),
3955                    (ins thumb_br_target:$dst, pred:$p),
3956                    4, IIC_Br, [],
3957                    (t2B thumb_br_target:$dst, pred:$p)>,
3958                  Requires<[IsThumb2, IsMachO]>, Sched<[WriteBr]>;
3959 }
3960
3961 // IT block
3962 let Defs = [ITSTATE] in
3963 def t2IT : Thumb2XI<(outs), (ins it_pred:$cc, it_mask:$mask),
3964                     AddrModeNone, 2,  IIC_iALUx,
3965                     "it$mask\t$cc", "", []>,
3966            ComplexDeprecationPredicate<"IT"> {
3967   // 16-bit instruction.
3968   let Inst{31-16} = 0x0000;
3969   let Inst{15-8} = 0b10111111;
3970
3971   bits<4> cc;
3972   bits<4> mask;
3973   let Inst{7-4} = cc;
3974   let Inst{3-0} = mask;
3975
3976   let DecoderMethod = "DecodeIT";
3977 }
3978
3979 // Branch and Exchange Jazelle -- for disassembly only
3980 // Rm = Inst{19-16}
3981 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
3982 def t2BXJ : T2I<(outs), (ins GPRnopc:$func), NoItinerary, "bxj", "\t$func", []>,
3983     Sched<[WriteBr]>, Requires<[IsThumb2, IsNotMClass]> {
3984   bits<4> func;
3985   let Inst{31-27} = 0b11110;
3986   let Inst{26} = 0;
3987   let Inst{25-20} = 0b111100;
3988   let Inst{19-16} = func;
3989   let Inst{15-0} = 0b1000111100000000;
3990 }
3991
3992 def : t2InstAlias<"bl${p}.w $func", (tBL pred:$p, thumb_bl_target:$func), 0>;
3993
3994 // Compare and branch on zero / non-zero
3995 let isBranch = 1, isTerminator = 1 in {
3996   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, thumb_cb_target:$target), IIC_Br,
3997                   "cbz\t$Rn, $target", []>,
3998               T1Misc<{0,0,?,1,?,?,?}>,
3999               Requires<[IsThumb, HasV8MBaseline]>, Sched<[WriteBr]> {
4000     // A8.6.27
4001     bits<6> target;
4002     bits<3> Rn;
4003     let Inst{9}   = target{5};
4004     let Inst{7-3} = target{4-0};
4005     let Inst{2-0} = Rn;
4006   }
4007
4008   def tCBNZ : T1I<(outs), (ins tGPR:$Rn, thumb_cb_target:$target), IIC_Br,
4009                   "cbnz\t$Rn, $target", []>,
4010               T1Misc<{1,0,?,1,?,?,?}>,
4011               Requires<[IsThumb, HasV8MBaseline]>, Sched<[WriteBr]> {
4012     // A8.6.27
4013     bits<6> target;
4014     bits<3> Rn;
4015     let Inst{9}   = target{5};
4016     let Inst{7-3} = target{4-0};
4017     let Inst{2-0} = Rn;
4018   }
4019 }
4020
4021
4022 // Change Processor State is a system instruction.
4023 // FIXME: Since the asm parser has currently no clean way to handle optional
4024 // operands, create 3 versions of the same instruction. Once there's a clean
4025 // framework to represent optional operands, change this behavior.
4026 class t2CPS<dag iops, string asm_op> : T2XI<(outs), iops, NoItinerary,
4027             !strconcat("cps", asm_op), []>,
4028           Requires<[IsThumb2, IsNotMClass]> {
4029   bits<2> imod;
4030   bits<3> iflags;
4031   bits<5> mode;
4032   bit M;
4033
4034   let Inst{31-11} = 0b111100111010111110000;
4035   let Inst{10-9}  = imod;
4036   let Inst{8}     = M;
4037   let Inst{7-5}   = iflags;
4038   let Inst{4-0}   = mode;
4039   let DecoderMethod = "DecodeT2CPSInstruction";
4040 }
4041
4042 let M = 1 in
4043   def t2CPS3p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
4044                       "$imod\t$iflags, $mode">;
4045 let mode = 0, M = 0 in
4046   def t2CPS2p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags),
4047                       "$imod.w\t$iflags">;
4048 let imod = 0, iflags = 0, M = 1 in
4049   def t2CPS1p : t2CPS<(ins imm0_31:$mode), "\t$mode">;
4050
4051 def : t2InstAlias<"cps$imod.w $iflags, $mode",
4052                    (t2CPS3p imod_op:$imod, iflags_op:$iflags, i32imm:$mode), 0>;
4053 def : t2InstAlias<"cps.w $mode", (t2CPS1p imm0_31:$mode), 0>;
4054
4055 // A6.3.4 Branches and miscellaneous control
4056 // Table A6-14 Change Processor State, and hint instructions
4057 def t2HINT : T2I<(outs), (ins imm0_239:$imm), NoItinerary, "hint", ".w\t$imm",
4058                   [(int_arm_hint imm0_239:$imm)]> {
4059   bits<8> imm;
4060   let Inst{31-3} = 0b11110011101011111000000000000;
4061   let Inst{7-0} = imm;
4062 }
4063
4064 def : t2InstAlias<"hint$p $imm", (t2HINT imm0_239:$imm, pred:$p), 0>;
4065 def : t2InstAlias<"nop$p.w", (t2HINT 0, pred:$p), 1>;
4066 def : t2InstAlias<"yield$p.w", (t2HINT 1, pred:$p), 1>;
4067 def : t2InstAlias<"wfe$p.w", (t2HINT 2, pred:$p), 1>;
4068 def : t2InstAlias<"wfi$p.w", (t2HINT 3, pred:$p), 1>;
4069 def : t2InstAlias<"sev$p.w", (t2HINT 4, pred:$p), 1>;
4070 def : t2InstAlias<"sevl$p.w", (t2HINT 5, pred:$p), 1> {
4071   let Predicates = [IsThumb2, HasV8];
4072 }
4073 def : t2InstAlias<"esb$p.w", (t2HINT 16, pred:$p), 1> {
4074   let Predicates = [IsThumb2, HasRAS];
4075 }
4076 def : t2InstAlias<"esb$p", (t2HINT 16, pred:$p), 0> {
4077   let Predicates = [IsThumb2, HasRAS];
4078 }
4079 def : t2InstAlias<"csdb$p.w", (t2HINT 20, pred:$p), 0>;
4080 def : t2InstAlias<"csdb$p",   (t2HINT 20, pred:$p), 1>;
4081
4082 def t2DBG : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "dbg", "\t$opt",
4083                 [(int_arm_dbg imm0_15:$opt)]> {
4084   bits<4> opt;
4085   let Inst{31-20} = 0b111100111010;
4086   let Inst{19-16} = 0b1111;
4087   let Inst{15-8} = 0b10000000;
4088   let Inst{7-4} = 0b1111;
4089   let Inst{3-0} = opt;
4090 }
4091 def : t2InstAlias<"dbg${p}.w $opt", (t2DBG imm0_15:$opt, pred:$p), 0>;
4092
4093 // Secure Monitor Call is a system instruction.
4094 // Option = Inst{19-16}
4095 let isCall = 1, Uses = [SP] in
4096 def t2SMC : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
4097                 []>, Requires<[IsThumb2, HasTrustZone]> {
4098   let Inst{31-27} = 0b11110;
4099   let Inst{26-20} = 0b1111111;
4100   let Inst{15-12} = 0b1000;
4101
4102   bits<4> opt;
4103   let Inst{19-16} = opt;
4104 }
4105
4106 class T2DCPS<bits<2> opt, string opc>
4107   : T2I<(outs), (ins), NoItinerary, opc, "", []>, Requires<[IsThumb2, HasV8]> {
4108   let Inst{31-27} = 0b11110;
4109   let Inst{26-20} = 0b1111000;
4110   let Inst{19-16} = 0b1111;
4111   let Inst{15-12} = 0b1000;
4112   let Inst{11-2} = 0b0000000000;
4113   let Inst{1-0} = opt;
4114 }
4115
4116 def t2DCPS1 : T2DCPS<0b01, "dcps1">;
4117 def t2DCPS2 : T2DCPS<0b10, "dcps2">;
4118 def t2DCPS3 : T2DCPS<0b11, "dcps3">;
4119
4120 class T2SRS<bits<2> Op, bit W, dag oops, dag iops, InstrItinClass itin,
4121             string opc, string asm, list<dag> pattern>
4122   : T2I<oops, iops, itin, opc, asm, pattern>,
4123     Requires<[IsThumb2,IsNotMClass]> {
4124   bits<5> mode;
4125   let Inst{31-25} = 0b1110100;
4126   let Inst{24-23} = Op;
4127   let Inst{22} = 0;
4128   let Inst{21} = W;
4129   let Inst{20-16} = 0b01101;
4130   let Inst{15-5} = 0b11000000000;
4131   let Inst{4-0} = mode{4-0};
4132 }
4133
4134 // Store Return State is a system instruction.
4135 def t2SRSDB_UPD : T2SRS<0b00, 1, (outs), (ins imm0_31:$mode), NoItinerary,
4136                         "srsdb", "\tsp!, $mode", []>;
4137 def t2SRSDB  : T2SRS<0b00, 0, (outs), (ins imm0_31:$mode), NoItinerary,
4138                      "srsdb","\tsp, $mode", []>;
4139 def t2SRSIA_UPD : T2SRS<0b11, 1, (outs), (ins imm0_31:$mode), NoItinerary,
4140                         "srsia","\tsp!, $mode", []>;
4141 def t2SRSIA  : T2SRS<0b11, 0, (outs), (ins imm0_31:$mode), NoItinerary,
4142                      "srsia","\tsp, $mode", []>;
4143
4144
4145 def : t2InstAlias<"srsdb${p} $mode", (t2SRSDB imm0_31:$mode, pred:$p)>;
4146 def : t2InstAlias<"srsdb${p} $mode!", (t2SRSDB_UPD imm0_31:$mode, pred:$p)>;
4147
4148 def : t2InstAlias<"srsia${p} $mode", (t2SRSIA imm0_31:$mode, pred:$p)>;
4149 def : t2InstAlias<"srsia${p} $mode!", (t2SRSIA_UPD imm0_31:$mode, pred:$p)>;
4150
4151 // Return From Exception is a system instruction.
4152 let isReturn = 1, isBarrier = 1, isTerminator = 1, Defs = [PC] in
4153 class T2RFE<bits<12> op31_20, dag oops, dag iops, InstrItinClass itin,
4154           string opc, string asm, list<dag> pattern>
4155   : T2I<oops, iops, itin, opc, asm, pattern>,
4156     Requires<[IsThumb2,IsNotMClass]> {
4157   let Inst{31-20} = op31_20{11-0};
4158
4159   bits<4> Rn;
4160   let Inst{19-16} = Rn;
4161   let Inst{15-0} = 0xc000;
4162 }
4163
4164 def t2RFEDBW : T2RFE<0b111010000011,
4165                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn!",
4166                    [/* For disassembly only; pattern left blank */]>;
4167 def t2RFEDB  : T2RFE<0b111010000001,
4168                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn",
4169                    [/* For disassembly only; pattern left blank */]>;
4170 def t2RFEIAW : T2RFE<0b111010011011,
4171                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn!",
4172                    [/* For disassembly only; pattern left blank */]>;
4173 def t2RFEIA  : T2RFE<0b111010011001,
4174                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn",
4175                    [/* For disassembly only; pattern left blank */]>;
4176
4177 // B9.3.19 SUBS PC, LR, #imm (Thumb2) system instruction.
4178 // Exception return instruction is "subs pc, lr, #imm".
4179 let isReturn = 1, isBarrier = 1, isTerminator = 1, Defs = [PC] in
4180 def t2SUBS_PC_LR : T2I <(outs), (ins imm0_255:$imm), NoItinerary,
4181                         "subs", "\tpc, lr, $imm",
4182                         [(ARMintretflag imm0_255:$imm)]>,
4183                    Requires<[IsThumb2,IsNotMClass]> {
4184   let Inst{31-8} = 0b111100111101111010001111;
4185
4186   bits<8> imm;
4187   let Inst{7-0} = imm;
4188 }
4189
4190 // B9.3.19 SUBS PC, LR (Thumb)
4191 // In the Thumb instruction set, MOVS{<c>}{<q>} PC, LR is a pseudo-instruction
4192 // for SUBS{<c>}{<q>} PC, LR, #0.
4193 def : t2InstAlias<"movs${p}\tpc, lr", (t2SUBS_PC_LR 0, pred:$p)>;
4194 def : t2InstAlias<"movs${p}.w\tpc, lr", (t2SUBS_PC_LR 0, pred:$p)>;
4195
4196 // ERET - Return from exception in Hypervisor mode.
4197 // B9.3.3, B9.3.20: ERET is an alias for "SUBS PC, LR, #0" in an implementation that
4198 // includes virtualization extensions.
4199 def t2ERET : InstAlias<"eret${p}", (t2SUBS_PC_LR 0, pred:$p), 1>,
4200              Requires<[IsThumb2, HasVirtualization]>;
4201
4202 // Hypervisor Call is a system instruction.
4203 let isCall = 1 in {
4204 def t2HVC : T2XI <(outs), (ins imm0_65535:$imm16), IIC_Br, "hvc.w\t$imm16", []>,
4205       Requires<[IsThumb2, HasVirtualization]>, Sched<[WriteBr]> {
4206     bits<16> imm16;
4207     let Inst{31-20} = 0b111101111110;
4208     let Inst{19-16} = imm16{15-12};
4209     let Inst{15-12} = 0b1000;
4210     let Inst{11-0} = imm16{11-0};
4211 }
4212 }
4213
4214 // Alias for HVC without the ".w" optional width specifier
4215 def : t2InstAlias<"hvc\t$imm16", (t2HVC imm0_65535:$imm16)>;
4216
4217 //===----------------------------------------------------------------------===//
4218 // Non-Instruction Patterns
4219 //
4220
4221 // 32-bit immediate using movw + movt.
4222 // This is a single pseudo instruction to make it re-materializable.
4223 // FIXME: Remove this when we can do generalized remat.
4224 let isReMaterializable = 1, isMoveImm = 1 in
4225 def t2MOVi32imm : PseudoInst<(outs rGPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4226                             [(set rGPR:$dst, (i32 imm:$src))]>,
4227                             Requires<[IsThumb, UseMovt]>;
4228
4229 // Pseudo instruction that combines movw + movt + add pc (if pic).
4230 // It also makes it possible to rematerialize the instructions.
4231 // FIXME: Remove this when we can do generalized remat and when machine licm
4232 // can properly the instructions.
4233 let isReMaterializable = 1 in {
4234 def t2MOV_ga_pcrel : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
4235                                 IIC_iMOVix2addpc,
4236                           [(set rGPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4237                           Requires<[IsThumb, HasV8MBaseline, UseMovtInPic]>;
4238
4239 }
4240
4241 def : T2Pat<(ARMWrapperPIC tglobaltlsaddr :$dst),
4242             (t2MOV_ga_pcrel tglobaltlsaddr:$dst)>,
4243       Requires<[IsThumb2, UseMovtInPic]>;
4244 def : T2Pat<(ARMWrapper tglobaltlsaddr:$dst),
4245             (t2MOVi32imm tglobaltlsaddr:$dst)>,
4246       Requires<[IsThumb2, UseMovt]>;
4247
4248 // ConstantPool, GlobalAddress, and JumpTable
4249 def : T2Pat<(ARMWrapper tconstpool :$dst), (t2LEApcrel tconstpool :$dst)>;
4250 def : T2Pat<(ARMWrapper texternalsym :$dst), (t2MOVi32imm texternalsym :$dst)>,
4251     Requires<[IsThumb, HasV8MBaseline, UseMovt]>;
4252 def : T2Pat<(ARMWrapper tglobaladdr :$dst), (t2MOVi32imm tglobaladdr :$dst)>,
4253     Requires<[IsThumb, HasV8MBaseline, UseMovt]>;
4254
4255 def : T2Pat<(ARMWrapperJT tjumptable:$dst), (t2LEApcrelJT tjumptable:$dst)>;
4256
4257 // Pseudo instruction that combines ldr from constpool and add pc. This should
4258 // be expanded into two instructions late to allow if-conversion and
4259 // scheduling.
4260 let canFoldAsLoad = 1, isReMaterializable = 1 in
4261 def t2LDRpci_pic : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr, pclabel:$cp),
4262                    IIC_iLoadiALU,
4263               [(set rGPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
4264                                            imm:$cp))]>,
4265                Requires<[IsThumb2]>;
4266
4267 // Pseudo instruction that combines movs + predicated rsbmi
4268 // to implement integer ABS
4269 let usesCustomInserter = 1, Defs = [CPSR], hasNoSchedulingInfo = 1 in {
4270 def t2ABS : PseudoInst<(outs rGPR:$dst), (ins rGPR:$src),
4271                        NoItinerary, []>, Requires<[IsThumb2]>;
4272 }
4273
4274 //===----------------------------------------------------------------------===//
4275 // Coprocessor load/store -- for disassembly only
4276 //
4277 class T2CI<bits<4> op31_28, dag oops, dag iops, string opc, string asm,
4278            list<dag> pattern, AddrMode am = AddrModeNone>
4279   : T2I<oops, iops, NoItinerary, opc, asm, pattern, am> {
4280   let Inst{31-28} = op31_28;
4281   let Inst{27-25} = 0b110;
4282 }
4283
4284 multiclass t2LdStCop<bits<4> op31_28, bit load, bit Dbit, string asm, list<dag> pattern> {
4285   def _OFFSET : T2CI<op31_28,
4286                      (outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4287                      asm, "\t$cop, $CRd, $addr", pattern, AddrMode5> {
4288     bits<13> addr;
4289     bits<4> cop;
4290     bits<4> CRd;
4291     let Inst{24} = 1; // P = 1
4292     let Inst{23} = addr{8};
4293     let Inst{22} = Dbit;
4294     let Inst{21} = 0; // W = 0
4295     let Inst{20} = load;
4296     let Inst{19-16} = addr{12-9};
4297     let Inst{15-12} = CRd;
4298     let Inst{11-8} = cop;
4299     let Inst{7-0} = addr{7-0};
4300     let DecoderMethod = "DecodeCopMemInstruction";
4301   }
4302   def _PRE : T2CI<op31_28,
4303                   (outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4304                   asm, "\t$cop, $CRd, $addr!", []> {
4305     bits<13> addr;
4306     bits<4> cop;
4307     bits<4> CRd;
4308     let Inst{24} = 1; // P = 1
4309     let Inst{23} = addr{8};
4310     let Inst{22} = Dbit;
4311     let Inst{21} = 1; // W = 1
4312     let Inst{20} = load;
4313     let Inst{19-16} = addr{12-9};
4314     let Inst{15-12} = CRd;
4315     let Inst{11-8} = cop;
4316     let Inst{7-0} = addr{7-0};
4317     let DecoderMethod = "DecodeCopMemInstruction";
4318   }
4319   def _POST: T2CI<op31_28,
4320                   (outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4321                                postidx_imm8s4:$offset),
4322                  asm, "\t$cop, $CRd, $addr, $offset", []> {
4323     bits<9> offset;
4324     bits<4> addr;
4325     bits<4> cop;
4326     bits<4> CRd;
4327     let Inst{24} = 0; // P = 0
4328     let Inst{23} = offset{8};
4329     let Inst{22} = Dbit;
4330     let Inst{21} = 1; // W = 1
4331     let Inst{20} = load;
4332     let Inst{19-16} = addr;
4333     let Inst{15-12} = CRd;
4334     let Inst{11-8} = cop;
4335     let Inst{7-0} = offset{7-0};
4336     let DecoderMethod = "DecodeCopMemInstruction";
4337   }
4338   def _OPTION : T2CI<op31_28, (outs),
4339                      (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4340                           coproc_option_imm:$option),
4341       asm, "\t$cop, $CRd, $addr, $option", []> {
4342     bits<8> option;
4343     bits<4> addr;
4344     bits<4> cop;
4345     bits<4> CRd;
4346     let Inst{24} = 0; // P = 0
4347     let Inst{23} = 1; // U = 1
4348     let Inst{22} = Dbit;
4349     let Inst{21} = 0; // W = 0
4350     let Inst{20} = load;
4351     let Inst{19-16} = addr;
4352     let Inst{15-12} = CRd;
4353     let Inst{11-8} = cop;
4354     let Inst{7-0} = option;
4355     let DecoderMethod = "DecodeCopMemInstruction";
4356   }
4357 }
4358
4359 let DecoderNamespace = "Thumb2CoProc" in {
4360 defm t2LDC   : t2LdStCop<0b1110, 1, 0, "ldc", [(int_arm_ldc timm:$cop, timm:$CRd, addrmode5:$addr)]>;
4361 defm t2LDCL  : t2LdStCop<0b1110, 1, 1, "ldcl", [(int_arm_ldcl timm:$cop, timm:$CRd, addrmode5:$addr)]>;
4362 defm t2LDC2  : t2LdStCop<0b1111, 1, 0, "ldc2", [(int_arm_ldc2 timm:$cop, timm:$CRd, addrmode5:$addr)]>, Requires<[PreV8,IsThumb2]>;
4363 defm t2LDC2L : t2LdStCop<0b1111, 1, 1, "ldc2l", [(int_arm_ldc2l timm:$cop, timm:$CRd, addrmode5:$addr)]>, Requires<[PreV8,IsThumb2]>;
4364
4365 defm t2STC   : t2LdStCop<0b1110, 0, 0, "stc", [(int_arm_stc timm:$cop, timm:$CRd, addrmode5:$addr)]>;
4366 defm t2STCL  : t2LdStCop<0b1110, 0, 1, "stcl", [(int_arm_stcl timm:$cop, timm:$CRd, addrmode5:$addr)]>;
4367 defm t2STC2  : t2LdStCop<0b1111, 0, 0, "stc2", [(int_arm_stc2 timm:$cop, timm:$CRd, addrmode5:$addr)]>, Requires<[PreV8,IsThumb2]>;
4368 defm t2STC2L : t2LdStCop<0b1111, 0, 1, "stc2l", [(int_arm_stc2l timm:$cop, timm:$CRd, addrmode5:$addr)]>, Requires<[PreV8,IsThumb2]>;
4369 }
4370
4371
4372 //===----------------------------------------------------------------------===//
4373 // Move between special register and ARM core register -- for disassembly only
4374 //
4375 // Move to ARM core register from Special Register
4376
4377 // A/R class MRS.
4378 //
4379 // A/R class can only move from CPSR or SPSR.
4380 def t2MRS_AR : T2I<(outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, apsr",
4381                   []>, Requires<[IsThumb2,IsNotMClass]> {
4382   bits<4> Rd;
4383   let Inst{31-12} = 0b11110011111011111000;
4384   let Inst{11-8} = Rd;
4385   let Inst{7-0} = 0b00000000;
4386 }
4387
4388 def : t2InstAlias<"mrs${p} $Rd, cpsr", (t2MRS_AR GPR:$Rd, pred:$p)>;
4389
4390 def t2MRSsys_AR: T2I<(outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, spsr",
4391                    []>, Requires<[IsThumb2,IsNotMClass]> {
4392   bits<4> Rd;
4393   let Inst{31-12} = 0b11110011111111111000;
4394   let Inst{11-8} = Rd;
4395   let Inst{7-0} = 0b00000000;
4396 }
4397
4398 def t2MRSbanked : T2I<(outs rGPR:$Rd), (ins banked_reg:$banked),
4399                       NoItinerary, "mrs", "\t$Rd, $banked", []>,
4400                   Requires<[IsThumb, HasVirtualization]> {
4401   bits<6> banked;
4402   bits<4> Rd;
4403
4404   let Inst{31-21} = 0b11110011111;
4405   let Inst{20} = banked{5}; // R bit
4406   let Inst{19-16} = banked{3-0};
4407   let Inst{15-12} = 0b1000;
4408   let Inst{11-8} = Rd;
4409   let Inst{7-5} = 0b001;
4410   let Inst{4} = banked{4};
4411   let Inst{3-0} = 0b0000;
4412 }
4413
4414
4415 // M class MRS.
4416 //
4417 // This MRS has a mask field in bits 7-0 and can take more values than
4418 // the A/R class (a full msr_mask).
4419 def t2MRS_M : T2I<(outs rGPR:$Rd), (ins msr_mask:$SYSm), NoItinerary,
4420                   "mrs", "\t$Rd, $SYSm", []>,
4421               Requires<[IsThumb,IsMClass]> {
4422   bits<4> Rd;
4423   bits<8> SYSm;
4424   let Inst{31-12} = 0b11110011111011111000;
4425   let Inst{11-8} = Rd;
4426   let Inst{7-0} = SYSm;
4427
4428   let Unpredictable{20-16} = 0b11111;
4429   let Unpredictable{13} = 0b1;
4430 }
4431
4432
4433 // Move from ARM core register to Special Register
4434 //
4435 // A/R class MSR.
4436 //
4437 // No need to have both system and application versions, the encodings are the
4438 // same and the assembly parser has no way to distinguish between them. The mask
4439 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4440 // the mask with the fields to be accessed in the special register.
4441 let Defs = [CPSR] in
4442 def t2MSR_AR : T2I<(outs), (ins msr_mask:$mask, rGPR:$Rn),
4443                    NoItinerary, "msr", "\t$mask, $Rn", []>,
4444                Requires<[IsThumb2,IsNotMClass]> {
4445   bits<5> mask;
4446   bits<4> Rn;
4447   let Inst{31-21} = 0b11110011100;
4448   let Inst{20}    = mask{4}; // R Bit
4449   let Inst{19-16} = Rn;
4450   let Inst{15-12} = 0b1000;
4451   let Inst{11-8}  = mask{3-0};
4452   let Inst{7-0}   = 0;
4453 }
4454
4455 // However, the MSR (banked register) system instruction (ARMv7VE) *does* have a
4456 // separate encoding (distinguished by bit 5.
4457 def t2MSRbanked : T2I<(outs), (ins banked_reg:$banked, rGPR:$Rn),
4458                       NoItinerary, "msr", "\t$banked, $Rn", []>,
4459                   Requires<[IsThumb, HasVirtualization]> {
4460   bits<6> banked;
4461   bits<4> Rn;
4462
4463   let Inst{31-21} = 0b11110011100;
4464   let Inst{20} = banked{5}; // R bit
4465   let Inst{19-16} = Rn;
4466   let Inst{15-12} = 0b1000;
4467   let Inst{11-8} = banked{3-0};
4468   let Inst{7-5} = 0b001;
4469   let Inst{4} = banked{4};
4470   let Inst{3-0} = 0b0000;
4471 }
4472
4473
4474 // M class MSR.
4475 //
4476 // Move from ARM core register to Special Register
4477 let Defs = [CPSR] in
4478 def t2MSR_M : T2I<(outs), (ins msr_mask:$SYSm, rGPR:$Rn),
4479                   NoItinerary, "msr", "\t$SYSm, $Rn", []>,
4480               Requires<[IsThumb,IsMClass]> {
4481   bits<12> SYSm;
4482   bits<4> Rn;
4483   let Inst{31-21} = 0b11110011100;
4484   let Inst{20}    = 0b0;
4485   let Inst{19-16} = Rn;
4486   let Inst{15-12} = 0b1000;
4487   let Inst{11-10} = SYSm{11-10};
4488   let Inst{9-8}   = 0b00;
4489   let Inst{7-0}   = SYSm{7-0};
4490
4491   let Unpredictable{20} = 0b1;
4492   let Unpredictable{13} = 0b1;
4493   let Unpredictable{9-8} = 0b11;
4494 }
4495
4496
4497 //===----------------------------------------------------------------------===//
4498 // Move between coprocessor and ARM core register
4499 //
4500
4501 class t2MovRCopro<bits<4> Op, string opc, bit direction, dag oops, dag iops,
4502                   list<dag> pattern>
4503   : T2Cop<Op, oops, iops, opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2",
4504           pattern> {
4505   let Inst{27-24} = 0b1110;
4506   let Inst{20} = direction;
4507   let Inst{4} = 1;
4508
4509   bits<4> Rt;
4510   bits<4> cop;
4511   bits<3> opc1;
4512   bits<3> opc2;
4513   bits<4> CRm;
4514   bits<4> CRn;
4515
4516   let Inst{15-12} = Rt;
4517   let Inst{11-8}  = cop;
4518   let Inst{23-21} = opc1;
4519   let Inst{7-5}   = opc2;
4520   let Inst{3-0}   = CRm;
4521   let Inst{19-16} = CRn;
4522
4523   let DecoderNamespace = "Thumb2CoProc";
4524 }
4525
4526 class t2MovRRCopro<bits<4> Op, string opc, bit direction, dag oops, dag iops,
4527                    list<dag> pattern = []>
4528   : T2Cop<Op, oops, iops, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4529   let Inst{27-24} = 0b1100;
4530   let Inst{23-21} = 0b010;
4531   let Inst{20} = direction;
4532
4533   bits<4> Rt;
4534   bits<4> Rt2;
4535   bits<4> cop;
4536   bits<4> opc1;
4537   bits<4> CRm;
4538
4539   let Inst{15-12} = Rt;
4540   let Inst{19-16} = Rt2;
4541   let Inst{11-8}  = cop;
4542   let Inst{7-4}   = opc1;
4543   let Inst{3-0}   = CRm;
4544
4545   let DecoderNamespace = "Thumb2CoProc";
4546 }
4547
4548 /* from ARM core register to coprocessor */
4549 def t2MCR : t2MovRCopro<0b1110, "mcr", 0,
4550            (outs),
4551            (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4552                 c_imm:$CRm, imm0_7:$opc2),
4553            [(int_arm_mcr timm:$cop, timm:$opc1, GPR:$Rt, timm:$CRn,
4554                          timm:$CRm, timm:$opc2)]>,
4555            ComplexDeprecationPredicate<"MCR">;
4556 def : t2InstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4557                   (t2MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4558                          c_imm:$CRm, 0, pred:$p)>;
4559 def t2MCR2 : t2MovRCopro<0b1111, "mcr2", 0,
4560              (outs), (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4561                           c_imm:$CRm, imm0_7:$opc2),
4562              [(int_arm_mcr2 timm:$cop, timm:$opc1, GPR:$Rt, timm:$CRn,
4563                             timm:$CRm, timm:$opc2)]> {
4564   let Predicates = [IsThumb2, PreV8];
4565 }
4566 def : t2InstAlias<"mcr2${p} $cop, $opc1, $Rt, $CRn, $CRm",
4567                   (t2MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4568                           c_imm:$CRm, 0, pred:$p)>;
4569
4570 /* from coprocessor to ARM core register */
4571 def t2MRC : t2MovRCopro<0b1110, "mrc", 1,
4572              (outs GPRwithAPSR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4573                                   c_imm:$CRm, imm0_7:$opc2), []>;
4574 def : t2InstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4575                   (t2MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4576                          c_imm:$CRm, 0, pred:$p)>;
4577
4578 def t2MRC2 : t2MovRCopro<0b1111, "mrc2", 1,
4579              (outs GPRwithAPSR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4580                                   c_imm:$CRm, imm0_7:$opc2), []> {
4581   let Predicates = [IsThumb2, PreV8];
4582 }
4583 def : t2InstAlias<"mrc2${p} $cop, $opc1, $Rt, $CRn, $CRm",
4584                   (t2MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4585                           c_imm:$CRm, 0, pred:$p)>;
4586
4587 def : T2v6Pat<(int_arm_mrc  timm:$cop, timm:$opc1, timm:$CRn, timm:$CRm, timm:$opc2),
4588               (t2MRC p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2)>;
4589
4590 def : T2v6Pat<(int_arm_mrc2 timm:$cop, timm:$opc1, timm:$CRn, timm:$CRm, timm:$opc2),
4591               (t2MRC2 p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2)>;
4592
4593
4594 /* from ARM core register to coprocessor */
4595 def t2MCRR : t2MovRRCopro<0b1110, "mcrr", 0, (outs),
4596                          (ins p_imm:$cop, imm0_15:$opc1, GPR:$Rt, GPR:$Rt2,
4597                          c_imm:$CRm),
4598                         [(int_arm_mcrr timm:$cop, timm:$opc1, GPR:$Rt, GPR:$Rt2,
4599                                        timm:$CRm)]>;
4600 def t2MCRR2 : t2MovRRCopro<0b1111, "mcrr2", 0, (outs),
4601                           (ins p_imm:$cop, imm0_15:$opc1, GPR:$Rt, GPR:$Rt2,
4602                            c_imm:$CRm),
4603                           [(int_arm_mcrr2 timm:$cop, timm:$opc1, GPR:$Rt,
4604                                           GPR:$Rt2, timm:$CRm)]> {
4605   let Predicates = [IsThumb2, PreV8];
4606 }
4607
4608 /* from coprocessor to ARM core register */
4609 def t2MRRC : t2MovRRCopro<0b1110, "mrrc", 1, (outs GPR:$Rt, GPR:$Rt2),
4610                           (ins p_imm:$cop, imm0_15:$opc1, c_imm:$CRm)>;
4611
4612 def t2MRRC2 : t2MovRRCopro<0b1111, "mrrc2", 1, (outs GPR:$Rt, GPR:$Rt2),
4613                            (ins p_imm:$cop, imm0_15:$opc1, c_imm:$CRm)> {
4614   let Predicates = [IsThumb2, PreV8];
4615 }
4616
4617 //===----------------------------------------------------------------------===//
4618 // Other Coprocessor Instructions.
4619 //
4620
4621 def t2CDP : T2Cop<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4622                  c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4623                  "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4624                  [(int_arm_cdp timm:$cop, timm:$opc1, timm:$CRd, timm:$CRn,
4625                                timm:$CRm, timm:$opc2)]> {
4626   let Inst{27-24} = 0b1110;
4627
4628   bits<4> opc1;
4629   bits<4> CRn;
4630   bits<4> CRd;
4631   bits<4> cop;
4632   bits<3> opc2;
4633   bits<4> CRm;
4634
4635   let Inst{3-0}   = CRm;
4636   let Inst{4}     = 0;
4637   let Inst{7-5}   = opc2;
4638   let Inst{11-8}  = cop;
4639   let Inst{15-12} = CRd;
4640   let Inst{19-16} = CRn;
4641   let Inst{23-20} = opc1;
4642
4643   let Predicates = [IsThumb2, PreV8];
4644   let DecoderNamespace = "Thumb2CoProc";
4645 }
4646
4647 def t2CDP2 : T2Cop<0b1111, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4648                    c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4649                    "cdp2", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4650                    [(int_arm_cdp2 timm:$cop, timm:$opc1, timm:$CRd, timm:$CRn,
4651                                   timm:$CRm, timm:$opc2)]> {
4652   let Inst{27-24} = 0b1110;
4653
4654   bits<4> opc1;
4655   bits<4> CRn;
4656   bits<4> CRd;
4657   bits<4> cop;
4658   bits<3> opc2;
4659   bits<4> CRm;
4660
4661   let Inst{3-0}   = CRm;
4662   let Inst{4}     = 0;
4663   let Inst{7-5}   = opc2;
4664   let Inst{11-8}  = cop;
4665   let Inst{15-12} = CRd;
4666   let Inst{19-16} = CRn;
4667   let Inst{23-20} = opc1;
4668
4669   let Predicates = [IsThumb2, PreV8];
4670   let DecoderNamespace = "Thumb2CoProc";
4671 }
4672
4673
4674
4675 //===----------------------------------------------------------------------===//
4676 // ARMv8.1 Privilege Access Never extension
4677 //
4678 // SETPAN #imm1
4679
4680 def t2SETPAN : T1I<(outs), (ins imm0_1:$imm), NoItinerary, "setpan\t$imm", []>,
4681                T1Misc<0b0110000>, Requires<[IsThumb2, HasV8, HasV8_1a]> {
4682   bits<1> imm;
4683
4684   let Inst{4} = 0b1;
4685   let Inst{3} = imm;
4686   let Inst{2-0} = 0b000;
4687
4688   let Unpredictable{4} = 0b1;
4689   let Unpredictable{2-0} = 0b111;
4690 }
4691
4692 //===----------------------------------------------------------------------===//
4693 // ARMv8-M Security Extensions instructions
4694 //
4695
4696 let hasSideEffects = 1 in
4697 def t2SG : T2I<(outs), (ins), NoItinerary, "sg", "", []>,
4698            Requires<[Has8MSecExt]> {
4699   let Inst = 0xe97fe97f;
4700 }
4701
4702 class T2TT<bits<2> at, string asm, list<dag> pattern>
4703   : T2I<(outs rGPR:$Rt), (ins GPRnopc:$Rn), NoItinerary, asm, "\t$Rt, $Rn",
4704         pattern> {
4705   bits<4> Rn;
4706   bits<4> Rt;
4707
4708   let Inst{31-20} = 0b111010000100;
4709   let Inst{19-16} = Rn;
4710   let Inst{15-12} = 0b1111;
4711   let Inst{11-8} = Rt;
4712   let Inst{7-6} = at;
4713   let Inst{5-0} = 0b000000;
4714
4715   let Unpredictable{5-0} = 0b111111;
4716 }
4717
4718 def t2TT   : T2TT<0b00, "tt",
4719                  [(set rGPR:$Rt, (int_arm_cmse_tt   GPRnopc:$Rn))]>,
4720              Requires<[IsThumb, Has8MSecExt]>;
4721 def t2TTT  : T2TT<0b01, "ttt",
4722                   [(set rGPR:$Rt, (int_arm_cmse_ttt  GPRnopc:$Rn))]>,
4723              Requires<[IsThumb, Has8MSecExt]>;
4724 def t2TTA  : T2TT<0b10, "tta",
4725                   [(set rGPR:$Rt, (int_arm_cmse_tta  GPRnopc:$Rn))]>,
4726              Requires<[IsThumb, Has8MSecExt]>;
4727 def t2TTAT : T2TT<0b11, "ttat",
4728                   [(set rGPR:$Rt, (int_arm_cmse_ttat GPRnopc:$Rn))]>,
4729              Requires<[IsThumb, Has8MSecExt]>;
4730
4731 //===----------------------------------------------------------------------===//
4732 // Non-Instruction Patterns
4733 //
4734
4735 // SXT/UXT with no rotate
4736 let AddedComplexity = 16 in {
4737 def : T2Pat<(and rGPR:$Rm, 0x000000FF), (t2UXTB rGPR:$Rm, 0)>,
4738            Requires<[IsThumb2]>;
4739 def : T2Pat<(and rGPR:$Rm, 0x0000FFFF), (t2UXTH rGPR:$Rm, 0)>,
4740            Requires<[IsThumb2]>;
4741 def : T2Pat<(and rGPR:$Rm, 0x00FF00FF), (t2UXTB16 rGPR:$Rm, 0)>,
4742            Requires<[HasDSP, IsThumb2]>;
4743 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0x00FF)),
4744             (t2UXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
4745            Requires<[HasDSP, IsThumb2]>;
4746 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0xFFFF)),
4747             (t2UXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
4748            Requires<[HasDSP, IsThumb2]>;
4749 }
4750
4751 def : T2Pat<(sext_inreg rGPR:$Src, i8),  (t2SXTB rGPR:$Src, 0)>,
4752            Requires<[IsThumb2]>;
4753 def : T2Pat<(sext_inreg rGPR:$Src, i16), (t2SXTH rGPR:$Src, 0)>,
4754            Requires<[IsThumb2]>;
4755 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i8)),
4756             (t2SXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
4757            Requires<[HasDSP, IsThumb2]>;
4758 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i16)),
4759             (t2SXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
4760            Requires<[HasDSP, IsThumb2]>;
4761
4762 // Atomic load/store patterns
4763 def : T2Pat<(atomic_load_8   t2addrmode_imm12:$addr),
4764             (t2LDRBi12  t2addrmode_imm12:$addr)>;
4765 def : T2Pat<(atomic_load_8   t2addrmode_negimm8:$addr),
4766             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
4767 def : T2Pat<(atomic_load_8   t2addrmode_so_reg:$addr),
4768             (t2LDRBs    t2addrmode_so_reg:$addr)>;
4769 def : T2Pat<(atomic_load_16  t2addrmode_imm12:$addr),
4770             (t2LDRHi12  t2addrmode_imm12:$addr)>;
4771 def : T2Pat<(atomic_load_16  t2addrmode_negimm8:$addr),
4772             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
4773 def : T2Pat<(atomic_load_16  t2addrmode_so_reg:$addr),
4774             (t2LDRHs    t2addrmode_so_reg:$addr)>;
4775 def : T2Pat<(atomic_load_32  t2addrmode_imm12:$addr),
4776             (t2LDRi12   t2addrmode_imm12:$addr)>;
4777 def : T2Pat<(atomic_load_32  t2addrmode_negimm8:$addr),
4778             (t2LDRi8    t2addrmode_negimm8:$addr)>;
4779 def : T2Pat<(atomic_load_32  t2addrmode_so_reg:$addr),
4780             (t2LDRs     t2addrmode_so_reg:$addr)>;
4781 def : T2Pat<(atomic_store_8  t2addrmode_imm12:$addr, GPR:$val),
4782             (t2STRBi12  GPR:$val, t2addrmode_imm12:$addr)>;
4783 def : T2Pat<(atomic_store_8  t2addrmode_negimm8:$addr, GPR:$val),
4784             (t2STRBi8   GPR:$val, t2addrmode_negimm8:$addr)>;
4785 def : T2Pat<(atomic_store_8  t2addrmode_so_reg:$addr, GPR:$val),
4786             (t2STRBs    GPR:$val, t2addrmode_so_reg:$addr)>;
4787 def : T2Pat<(atomic_store_16 t2addrmode_imm12:$addr, GPR:$val),
4788             (t2STRHi12  GPR:$val, t2addrmode_imm12:$addr)>;
4789 def : T2Pat<(atomic_store_16 t2addrmode_negimm8:$addr, GPR:$val),
4790             (t2STRHi8   GPR:$val, t2addrmode_negimm8:$addr)>;
4791 def : T2Pat<(atomic_store_16 t2addrmode_so_reg:$addr, GPR:$val),
4792             (t2STRHs    GPR:$val, t2addrmode_so_reg:$addr)>;
4793 def : T2Pat<(atomic_store_32 t2addrmode_imm12:$addr, GPR:$val),
4794             (t2STRi12   GPR:$val, t2addrmode_imm12:$addr)>;
4795 def : T2Pat<(atomic_store_32 t2addrmode_negimm8:$addr, GPR:$val),
4796             (t2STRi8    GPR:$val, t2addrmode_negimm8:$addr)>;
4797 def : T2Pat<(atomic_store_32 t2addrmode_so_reg:$addr, GPR:$val),
4798             (t2STRs     GPR:$val, t2addrmode_so_reg:$addr)>;
4799
4800 let AddedComplexity = 8, Predicates = [IsThumb, HasAcquireRelease, HasV7Clrex] in {
4801   def : Pat<(atomic_load_acquire_8 addr_offset_none:$addr),  (t2LDAB addr_offset_none:$addr)>;
4802   def : Pat<(atomic_load_acquire_16 addr_offset_none:$addr), (t2LDAH addr_offset_none:$addr)>;
4803   def : Pat<(atomic_load_acquire_32 addr_offset_none:$addr), (t2LDA  addr_offset_none:$addr)>;
4804   def : Pat<(atomic_store_release_8 addr_offset_none:$addr, GPR:$val),  (t2STLB GPR:$val, addr_offset_none:$addr)>;
4805   def : Pat<(atomic_store_release_16 addr_offset_none:$addr, GPR:$val), (t2STLH GPR:$val, addr_offset_none:$addr)>;
4806   def : Pat<(atomic_store_release_32 addr_offset_none:$addr, GPR:$val), (t2STL  GPR:$val, addr_offset_none:$addr)>;
4807 }
4808
4809
4810 //===----------------------------------------------------------------------===//
4811 // Assembler aliases
4812 //
4813
4814 // Aliases for ADC without the ".w" optional width specifier.
4815 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $Rm",
4816                   (t2ADCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4817 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $ShiftedRm",
4818                   (t2ADCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
4819                            pred:$p, cc_out:$s)>;
4820
4821 // Aliases for SBC without the ".w" optional width specifier.
4822 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $Rm",
4823                   (t2SBCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4824 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $ShiftedRm",
4825                   (t2SBCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
4826                            pred:$p, cc_out:$s)>;
4827
4828 // Aliases for ADD without the ".w" optional width specifier.
4829 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
4830         (t2ADDri rGPR:$Rd, GPRnopc:$Rn, t2_so_imm:$imm, pred:$p,
4831          cc_out:$s)>;
4832 def : t2InstAlias<"add${p} $Rd, $Rn, $imm",
4833            (t2ADDri12 rGPR:$Rd, GPR:$Rn, imm0_4095:$imm, pred:$p)>;
4834 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $Rm",
4835               (t2ADDrr GPRnopc:$Rd, GPRnopc:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4836 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $ShiftedRm",
4837                   (t2ADDrs GPRnopc:$Rd, GPRnopc:$Rn, t2_so_reg:$ShiftedRm,
4838                            pred:$p, cc_out:$s)>;
4839 // ... and with the destination and source register combined.
4840 def : t2InstAlias<"add${s}${p} $Rdn, $imm",
4841       (t2ADDri rGPR:$Rdn, rGPR:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4842 def : t2InstAlias<"add${p} $Rdn, $imm",
4843            (t2ADDri12 rGPR:$Rdn, rGPR:$Rdn, imm0_4095:$imm, pred:$p)>;
4844 def : t2InstAlias<"addw${p} $Rdn, $imm",
4845            (t2ADDri12 rGPR:$Rdn, rGPR:$Rdn, imm0_4095:$imm, pred:$p)>;
4846 def : t2InstAlias<"add${s}${p} $Rdn, $Rm",
4847             (t2ADDrr GPRnopc:$Rdn, GPRnopc:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4848 def : t2InstAlias<"add${s}${p} $Rdn, $ShiftedRm",
4849                   (t2ADDrs GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_reg:$ShiftedRm,
4850                            pred:$p, cc_out:$s)>;
4851
4852 // add w/ negative immediates is just a sub.
4853 def : t2InstSubst<"add${s}${p} $Rd, $Rn, $imm",
4854         (t2SUBri rGPR:$Rd, GPRnopc:$Rn, t2_so_imm_neg:$imm, pred:$p,
4855                  cc_out:$s)>;
4856 def : t2InstSubst<"add${p} $Rd, $Rn, $imm",
4857            (t2SUBri12 rGPR:$Rd, GPR:$Rn, imm0_4095_neg:$imm, pred:$p)>;
4858 def : t2InstSubst<"add${s}${p} $Rdn, $imm",
4859       (t2SUBri rGPR:$Rdn, rGPR:$Rdn, t2_so_imm_neg:$imm, pred:$p,
4860                cc_out:$s)>;
4861 def : t2InstSubst<"add${p} $Rdn, $imm",
4862            (t2SUBri12 rGPR:$Rdn, rGPR:$Rdn, imm0_4095_neg:$imm, pred:$p)>;
4863
4864 def : t2InstSubst<"add${s}${p}.w $Rd, $Rn, $imm",
4865         (t2SUBri rGPR:$Rd, GPRnopc:$Rn, t2_so_imm_neg:$imm, pred:$p,
4866                  cc_out:$s)>;
4867 def : t2InstSubst<"addw${p} $Rd, $Rn, $imm",
4868            (t2SUBri12 rGPR:$Rd, rGPR:$Rn, imm0_4095_neg:$imm, pred:$p)>;
4869 def : t2InstSubst<"add${s}${p}.w $Rdn, $imm",
4870       (t2SUBri rGPR:$Rdn, rGPR:$Rdn, t2_so_imm_neg:$imm, pred:$p,
4871                cc_out:$s)>;
4872 def : t2InstSubst<"addw${p} $Rdn, $imm",
4873            (t2SUBri12 rGPR:$Rdn, rGPR:$Rdn, imm0_4095_neg:$imm, pred:$p)>;
4874
4875
4876 // Aliases for SUB without the ".w" optional width specifier.
4877 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $imm",
4878         (t2SUBri rGPR:$Rd, GPRnopc:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4879 def : t2InstAlias<"sub${p} $Rd, $Rn, $imm",
4880            (t2SUBri12 rGPR:$Rd, GPR:$Rn, imm0_4095:$imm, pred:$p)>;
4881 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $Rm",
4882               (t2SUBrr GPRnopc:$Rd, GPRnopc:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4883 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $ShiftedRm",
4884                   (t2SUBrs GPRnopc:$Rd, GPRnopc:$Rn, t2_so_reg:$ShiftedRm,
4885                            pred:$p, cc_out:$s)>;
4886 // ... and with the destination and source register combined.
4887 def : t2InstAlias<"sub${s}${p} $Rdn, $imm",
4888       (t2SUBri rGPR:$Rdn, rGPR:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4889 def : t2InstAlias<"sub${p} $Rdn, $imm",
4890            (t2SUBri12 rGPR:$Rdn, rGPR:$Rdn, imm0_4095:$imm, pred:$p)>;
4891 def : t2InstAlias<"subw${p} $Rdn, $imm",
4892            (t2SUBri12 rGPR:$Rdn, rGPR:$Rdn, imm0_4095:$imm, pred:$p)>;
4893 def : t2InstAlias<"sub${s}${p}.w $Rdn, $Rm",
4894             (t2SUBrr GPRnopc:$Rdn, GPRnopc:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4895 def : t2InstAlias<"sub${s}${p} $Rdn, $Rm",
4896             (t2SUBrr GPRnopc:$Rdn, GPRnopc:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4897 def : t2InstAlias<"sub${s}${p} $Rdn, $ShiftedRm",
4898                   (t2SUBrs GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_reg:$ShiftedRm,
4899                            pred:$p, cc_out:$s)>;
4900
4901 // SP to SP alike aliases
4902 // Aliases for ADD without the ".w" optional width specifier.
4903 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
4904         (t2ADDspImm GPRsp:$Rd, GPRsp:$Rn, t2_so_imm:$imm, pred:$p,
4905          cc_out:$s)>;
4906 def : t2InstAlias<"add${p} $Rd, $Rn, $imm",
4907            (t2ADDspImm12 GPRsp:$Rd, GPRsp:$Rn, imm0_4095:$imm, pred:$p)>;
4908 // ... and with the destination and source register combined.
4909 def : t2InstAlias<"add${s}${p} $Rdn, $imm",
4910       (t2ADDspImm GPRsp:$Rdn, GPRsp:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4911
4912 def : t2InstAlias<"add${s}${p}.w $Rdn, $imm",
4913       (t2ADDspImm GPRsp:$Rdn, GPRsp:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4914
4915 def : t2InstAlias<"add${p} $Rdn, $imm",
4916            (t2ADDspImm12 GPRsp:$Rdn, GPRsp:$Rdn, imm0_4095:$imm, pred:$p)>;
4917
4918 def : t2InstAlias<"addw${p} $Rdn, $imm",
4919            (t2ADDspImm12 GPRsp:$Rdn, GPRsp:$Rdn, imm0_4095:$imm, pred:$p)>;
4920
4921 // add w/ negative immediates is just a sub.
4922 def : t2InstSubst<"add${s}${p} $Rd, $Rn, $imm",
4923         (t2SUBspImm GPRsp:$Rd, GPRsp:$Rn, t2_so_imm_neg:$imm, pred:$p,
4924                  cc_out:$s)>;
4925 def : t2InstSubst<"add${p} $Rd, $Rn, $imm",
4926            (t2SUBspImm12 GPRsp:$Rd, GPRsp:$Rn, imm0_4095_neg:$imm, pred:$p)>;
4927 def : t2InstSubst<"add${s}${p} $Rdn, $imm",
4928       (t2SUBspImm GPRsp:$Rdn, GPRsp:$Rdn, t2_so_imm_neg:$imm, pred:$p,
4929                cc_out:$s)>;
4930 def : t2InstSubst<"add${p} $Rdn, $imm",
4931            (t2SUBspImm12 GPRsp:$Rdn, GPRsp:$Rdn, imm0_4095_neg:$imm, pred:$p)>;
4932
4933 def : t2InstSubst<"add${s}${p}.w $Rd, $Rn, $imm",
4934         (t2SUBspImm GPRsp:$Rd, GPRsp:$Rn, t2_so_imm_neg:$imm, pred:$p,
4935                  cc_out:$s)>;
4936 def : t2InstSubst<"addw${p} $Rd, $Rn, $imm",
4937            (t2SUBspImm12 GPRsp:$Rd, GPRsp:$Rn, imm0_4095_neg:$imm, pred:$p)>;
4938 def : t2InstSubst<"add${s}${p}.w $Rdn, $imm",
4939       (t2SUBspImm GPRsp:$Rdn, GPRsp:$Rdn, t2_so_imm_neg:$imm, pred:$p,
4940                cc_out:$s)>;
4941 def : t2InstSubst<"addw${p} $Rdn, $imm",
4942            (t2SUBspImm12 GPRsp:$Rdn, GPRsp:$Rdn, imm0_4095_neg:$imm, pred:$p)>;
4943
4944
4945 // Aliases for SUB without the ".w" optional width specifier.
4946 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $imm",
4947         (t2SUBspImm GPRsp:$Rd, GPRsp:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4948 def : t2InstAlias<"sub${p} $Rd, $Rn, $imm",
4949            (t2SUBspImm12 GPRsp:$Rd, GPRsp:$Rn, imm0_4095:$imm, pred:$p)>;
4950 // ... and with the destination and source register combined.
4951 def : t2InstAlias<"sub${s}${p} $Rdn, $imm",
4952       (t2SUBspImm GPRsp:$Rdn, GPRsp:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4953 def : t2InstAlias<"sub${s}${p}.w $Rdn, $imm",
4954       (t2SUBspImm GPRsp:$Rdn, GPRsp:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4955 def : t2InstAlias<"sub${p} $Rdn, $imm",
4956            (t2SUBspImm12 GPRsp:$Rdn, GPRsp:$Rdn, imm0_4095:$imm, pred:$p)>;
4957 def : t2InstAlias<"subw${p} $Rdn, $imm",
4958            (t2SUBspImm12 GPRsp:$Rdn, GPRsp:$Rdn, imm0_4095:$imm, pred:$p)>;
4959
4960 // Alias for compares without the ".w" optional width specifier.
4961 def : t2InstAlias<"cmn${p} $Rn, $Rm",
4962                   (t2CMNzrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
4963 def : t2InstAlias<"teq${p} $Rn, $Rm",
4964                   (t2TEQrr rGPR:$Rn, rGPR:$Rm, pred:$p)>;
4965 def : t2InstAlias<"tst${p} $Rn, $Rm",
4966                   (t2TSTrr rGPR:$Rn, rGPR:$Rm, pred:$p)>;
4967
4968 // Memory barriers
4969 def : InstAlias<"dmb${p}.w\t$opt", (t2DMB memb_opt:$opt, pred:$p), 0>, Requires<[HasDB]>;
4970 def : InstAlias<"dmb${p}", (t2DMB 0xf, pred:$p), 0>, Requires<[HasDB]>;
4971 def : InstAlias<"dmb${p}.w", (t2DMB 0xf, pred:$p), 0>, Requires<[HasDB]>;
4972 def : InstAlias<"dsb${p}.w\t$opt", (t2DSB memb_opt:$opt, pred:$p), 0>, Requires<[HasDB]>;
4973 def : InstAlias<"dsb${p}", (t2DSB 0xf, pred:$p), 0>, Requires<[HasDB]>;
4974 def : InstAlias<"dsb${p}.w", (t2DSB 0xf, pred:$p), 0>, Requires<[HasDB]>;
4975 def : InstAlias<"isb${p}.w\t$opt", (t2ISB memb_opt:$opt, pred:$p), 0>, Requires<[HasDB]>;
4976 def : InstAlias<"isb${p}", (t2ISB 0xf, pred:$p), 0>, Requires<[HasDB]>;
4977 def : InstAlias<"isb${p}.w", (t2ISB 0xf, pred:$p), 0>, Requires<[HasDB]>;
4978
4979 // Non-predicable aliases of a predicable DSB: the predicate is (14, 0) where
4980 // 14 = AL (always execute) and 0 = "instruction doesn't read the CPSR".
4981 def : InstAlias<"ssbb", (t2DSB 0x0, 14, 0), 1>, Requires<[HasDB, IsThumb2]>;
4982 def : InstAlias<"pssbb", (t2DSB 0x4, 14, 0), 1>, Requires<[HasDB, IsThumb2]>;
4983
4984 // Armv8-R 'Data Full Barrier'
4985 def : InstAlias<"dfb${p}", (t2DSB 0xc, pred:$p), 1>, Requires<[HasDFB]>;
4986
4987 // SpeculationBarrierEndBB must only be used after an unconditional control
4988 // flow, i.e. after a terminator for which isBarrier is True.
4989 let hasSideEffects = 1, isCodeGenOnly = 1, isTerminator = 1, isBarrier = 1 in {
4990   def t2SpeculationBarrierISBDSBEndBB
4991       : PseudoInst<(outs), (ins), NoItinerary, []>, Sched<[]>;
4992   def t2SpeculationBarrierSBEndBB
4993       : PseudoInst<(outs), (ins), NoItinerary, []>, Sched<[]>;
4994 }
4995
4996 // Alias for LDR, LDRB, LDRH, LDRSB, and LDRSH without the ".w" optional
4997 // width specifier.
4998 def : t2InstAlias<"ldr${p} $Rt, $addr",
4999                   (t2LDRi12 GPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
5000 def : t2InstAlias<"ldrb${p} $Rt, $addr",
5001                   (t2LDRBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
5002 def : t2InstAlias<"ldrh${p} $Rt, $addr",
5003                   (t2LDRHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
5004 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
5005                   (t2LDRSBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
5006 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
5007                   (t2LDRSHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
5008
5009 def : t2InstAlias<"ldr${p} $Rt, $addr",
5010                   (t2LDRs GPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
5011 def : t2InstAlias<"ldrb${p} $Rt, $addr",
5012                   (t2LDRBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
5013 def : t2InstAlias<"ldrh${p} $Rt, $addr",
5014                   (t2LDRHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
5015 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
5016                   (t2LDRSBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
5017 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
5018                   (t2LDRSHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
5019
5020 def : t2InstAlias<"ldr${p} $Rt, $addr",
5021                   (t2LDRpci GPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
5022 def : t2InstAlias<"ldrb${p} $Rt, $addr",
5023                   (t2LDRBpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
5024 def : t2InstAlias<"ldrh${p} $Rt, $addr",
5025                   (t2LDRHpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
5026 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
5027                   (t2LDRSBpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
5028 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
5029                   (t2LDRSHpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
5030
5031 // Alias for MVN with(out) the ".w" optional width specifier.
5032 def : t2InstAlias<"mvn${s}${p}.w $Rd, $imm",
5033            (t2MVNi rGPR:$Rd, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
5034 def : t2InstAlias<"mvn${s}${p} $Rd, $Rm",
5035            (t2MVNr rGPR:$Rd, rGPR:$Rm, pred:$p, cc_out:$s)>;
5036 def : t2InstAlias<"mvn${s}${p} $Rd, $ShiftedRm",
5037            (t2MVNs rGPR:$Rd, t2_so_reg:$ShiftedRm, pred:$p, cc_out:$s)>;
5038
5039 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT with the
5040 // input operands swapped when the shift amount is zero (i.e., unspecified).
5041 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5042                 (t2PKHBT rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p), 0>,
5043             Requires<[HasDSP, IsThumb2]>;
5044 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5045                 (t2PKHBT rGPR:$Rd, rGPR:$Rm, rGPR:$Rn, 0, pred:$p), 0>,
5046             Requires<[HasDSP, IsThumb2]>;
5047
5048 // PUSH/POP aliases for STM/LDM
5049 def : t2InstAlias<"push${p}.w $regs", (t2STMDB_UPD SP, pred:$p, reglist:$regs)>;
5050 def : t2InstAlias<"push${p} $regs", (t2STMDB_UPD SP, pred:$p, reglist:$regs)>;
5051 def : t2InstAlias<"pop${p}.w $regs", (t2LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5052 def : t2InstAlias<"pop${p} $regs", (t2LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5053
5054 // STMIA/STMIA_UPD aliases w/o the optional .w suffix
5055 def : t2InstAlias<"stm${p} $Rn, $regs",
5056                   (t2STMIA GPR:$Rn, pred:$p, reglist:$regs)>;
5057 def : t2InstAlias<"stm${p} $Rn!, $regs",
5058                   (t2STMIA_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
5059
5060 // LDMIA/LDMIA_UPD aliases w/o the optional .w suffix
5061 def : t2InstAlias<"ldm${p} $Rn, $regs",
5062                   (t2LDMIA GPR:$Rn, pred:$p, reglist:$regs)>;
5063 def : t2InstAlias<"ldm${p} $Rn!, $regs",
5064                   (t2LDMIA_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
5065
5066 // STMDB/STMDB_UPD aliases w/ the optional .w suffix
5067 def : t2InstAlias<"stmdb${p}.w $Rn, $regs",
5068                   (t2STMDB GPR:$Rn, pred:$p, reglist:$regs)>;
5069 def : t2InstAlias<"stmdb${p}.w $Rn!, $regs",
5070                   (t2STMDB_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
5071
5072 // LDMDB/LDMDB_UPD aliases w/ the optional .w suffix
5073 def : t2InstAlias<"ldmdb${p}.w $Rn, $regs",
5074                   (t2LDMDB GPR:$Rn, pred:$p, reglist:$regs)>;
5075 def : t2InstAlias<"ldmdb${p}.w $Rn!, $regs",
5076                   (t2LDMDB_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
5077
5078 // Alias for REV/REV16/REVSH without the ".w" optional width specifier.
5079 def : t2InstAlias<"rev${p} $Rd, $Rm", (t2REV rGPR:$Rd, rGPR:$Rm, pred:$p)>;
5080 def : t2InstAlias<"rev16${p} $Rd, $Rm", (t2REV16 rGPR:$Rd, rGPR:$Rm, pred:$p)>;
5081 def : t2InstAlias<"revsh${p} $Rd, $Rm", (t2REVSH rGPR:$Rd, rGPR:$Rm, pred:$p)>;
5082
5083
5084 // Alias for RSB with and without the ".w" optional width specifier, with and
5085 // without explicit destination register.
5086 def : t2InstAlias<"rsb${s}${p} $Rd, $Rn, $imm",
5087            (t2RSBri rGPR:$Rd, rGPR:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
5088 def : t2InstAlias<"rsb${s}${p} $Rdn, $imm",
5089            (t2RSBri rGPR:$Rdn, rGPR:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
5090 def : t2InstAlias<"rsb${s}${p} $Rdn, $Rm",
5091            (t2RSBrr rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
5092 def : t2InstAlias<"rsb${s}${p} $Rdn, $ShiftedRm",
5093            (t2RSBrs rGPR:$Rdn, rGPR:$Rdn, t2_so_reg:$ShiftedRm, pred:$p,
5094                     cc_out:$s)>;
5095 def : t2InstAlias<"rsb${s}${p}.w $Rdn, $Rm",
5096            (t2RSBrr rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
5097 def : t2InstAlias<"rsb${s}${p}.w $Rd, $Rn, $Rm",
5098            (t2RSBrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
5099 def : t2InstAlias<"rsb${s}${p}.w $Rd, $Rn, $ShiftedRm",
5100            (t2RSBrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm, pred:$p,
5101                     cc_out:$s)>;
5102
5103 // SSAT/USAT optional shift operand.
5104 def : t2InstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5105                   (t2SSAT rGPR:$Rd, imm1_32:$sat_imm, rGPR:$Rn, 0, pred:$p)>;
5106 def : t2InstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5107                   (t2USAT rGPR:$Rd, imm0_31:$sat_imm, rGPR:$Rn, 0, pred:$p)>;
5108
5109 // STM w/o the .w suffix.
5110 def : t2InstAlias<"stm${p} $Rn, $regs",
5111                   (t2STMIA GPR:$Rn, pred:$p, reglist:$regs)>;
5112
5113 // Alias for STR, STRB, and STRH without the ".w" optional
5114 // width specifier.
5115 def : t2InstAlias<"str${p} $Rt, $addr",
5116                   (t2STRi12 GPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
5117 def : t2InstAlias<"strb${p} $Rt, $addr",
5118                   (t2STRBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
5119 def : t2InstAlias<"strh${p} $Rt, $addr",
5120                   (t2STRHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
5121
5122 def : t2InstAlias<"str${p} $Rt, $addr",
5123                   (t2STRs GPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
5124 def : t2InstAlias<"strb${p} $Rt, $addr",
5125                   (t2STRBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
5126 def : t2InstAlias<"strh${p} $Rt, $addr",
5127                   (t2STRHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
5128
5129 // Extend instruction optional rotate operand.
5130 def : InstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5131               (t2SXTAB rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p), 0>,
5132               Requires<[HasDSP, IsThumb2]>;
5133 def : InstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5134               (t2SXTAH rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p), 0>,
5135               Requires<[HasDSP, IsThumb2]>;
5136 def : InstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5137               (t2SXTAB16 rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p), 0>,
5138               Requires<[HasDSP, IsThumb2]>;
5139 def : InstAlias<"sxtb16${p} $Rd, $Rm",
5140               (t2SXTB16 rGPR:$Rd, rGPR:$Rm, 0, pred:$p), 0>,
5141               Requires<[HasDSP, IsThumb2]>;
5142
5143 def : t2InstAlias<"sxtb${p} $Rd, $Rm",
5144                 (t2SXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
5145 def : t2InstAlias<"sxth${p} $Rd, $Rm",
5146                 (t2SXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
5147 def : t2InstAlias<"sxtb${p}.w $Rd, $Rm",
5148                 (t2SXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
5149 def : t2InstAlias<"sxth${p}.w $Rd, $Rm",
5150                 (t2SXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
5151
5152 def : InstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5153               (t2UXTAB rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p), 0>,
5154               Requires<[HasDSP, IsThumb2]>;
5155 def : InstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5156               (t2UXTAH rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p), 0>,
5157               Requires<[HasDSP, IsThumb2]>;
5158 def : InstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5159               (t2UXTAB16 rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p), 0>,
5160               Requires<[HasDSP, IsThumb2]>;
5161 def : InstAlias<"uxtb16${p} $Rd, $Rm",
5162               (t2UXTB16 rGPR:$Rd, rGPR:$Rm, 0, pred:$p), 0>,
5163               Requires<[HasDSP, IsThumb2]>;
5164
5165 def : t2InstAlias<"uxtb${p} $Rd, $Rm",
5166                 (t2UXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
5167 def : t2InstAlias<"uxth${p} $Rd, $Rm",
5168                 (t2UXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
5169 def : t2InstAlias<"uxtb${p}.w $Rd, $Rm",
5170                 (t2UXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
5171 def : t2InstAlias<"uxth${p}.w $Rd, $Rm",
5172                 (t2UXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
5173
5174 // Extend instruction w/o the ".w" optional width specifier.
5175 def : t2InstAlias<"uxtb${p} $Rd, $Rm$rot",
5176                   (t2UXTB rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
5177 def : InstAlias<"uxtb16${p} $Rd, $Rm$rot",
5178                 (t2UXTB16 rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p), 0>,
5179                 Requires<[HasDSP, IsThumb2]>;
5180 def : t2InstAlias<"uxth${p} $Rd, $Rm$rot",
5181                   (t2UXTH rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
5182
5183 def : t2InstAlias<"sxtb${p} $Rd, $Rm$rot",
5184                   (t2SXTB rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
5185 def : InstAlias<"sxtb16${p} $Rd, $Rm$rot",
5186                 (t2SXTB16 rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p), 0>,
5187                 Requires<[HasDSP, IsThumb2]>;
5188 def : t2InstAlias<"sxth${p} $Rd, $Rm$rot",
5189                   (t2SXTH rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
5190
5191
5192 // "mov Rd, t2_so_imm_not" can be handled via "mvn" in assembly, just like
5193 // for isel.
5194 def : t2InstSubst<"mov${p} $Rd, $imm",
5195                   (t2MVNi rGPR:$Rd, t2_so_imm_not:$imm, pred:$p, zero_reg)>;
5196 def : t2InstSubst<"mvn${s}${p} $Rd, $imm",
5197                   (t2MOVi rGPR:$Rd, t2_so_imm_not:$imm, pred:$p, s_cc_out:$s)>;
5198 // Same for AND <--> BIC
5199 def : t2InstSubst<"bic${s}${p} $Rd, $Rn, $imm",
5200                   (t2ANDri rGPR:$Rd, rGPR:$Rn, t2_so_imm_not:$imm,
5201                            pred:$p, cc_out:$s)>;
5202 def : t2InstSubst<"bic${s}${p} $Rdn, $imm",
5203                   (t2ANDri rGPR:$Rdn, rGPR:$Rdn, t2_so_imm_not:$imm,
5204                            pred:$p, cc_out:$s)>;
5205 def : t2InstSubst<"bic${s}${p}.w $Rd, $Rn, $imm",
5206                   (t2ANDri rGPR:$Rd, rGPR:$Rn, t2_so_imm_not:$imm,
5207                            pred:$p, cc_out:$s)>;
5208 def : t2InstSubst<"bic${s}${p}.w $Rdn, $imm",
5209                   (t2ANDri rGPR:$Rdn, rGPR:$Rdn, t2_so_imm_not:$imm,
5210                            pred:$p, cc_out:$s)>;
5211 def : t2InstSubst<"and${s}${p} $Rd, $Rn, $imm",
5212                   (t2BICri rGPR:$Rd, rGPR:$Rn, t2_so_imm_not:$imm,
5213                            pred:$p, cc_out:$s)>;
5214 def : t2InstSubst<"and${s}${p} $Rdn, $imm",
5215                   (t2BICri rGPR:$Rdn, rGPR:$Rdn, t2_so_imm_not:$imm,
5216                            pred:$p, cc_out:$s)>;
5217 def : t2InstSubst<"and${s}${p}.w $Rd, $Rn, $imm",
5218                   (t2BICri rGPR:$Rd, rGPR:$Rn, t2_so_imm_not:$imm,
5219                            pred:$p, cc_out:$s)>;
5220 def : t2InstSubst<"and${s}${p}.w $Rdn, $imm",
5221                   (t2BICri rGPR:$Rdn, rGPR:$Rdn, t2_so_imm_not:$imm,
5222                            pred:$p, cc_out:$s)>;
5223 // And ORR <--> ORN
5224 def : t2InstSubst<"orn${s}${p} $Rd, $Rn, $imm",
5225                   (t2ORRri rGPR:$Rd, rGPR:$Rn, t2_so_imm_not:$imm,
5226                            pred:$p, cc_out:$s)>;
5227 def : t2InstSubst<"orn${s}${p} $Rdn, $imm",
5228                   (t2ORRri rGPR:$Rdn, rGPR:$Rdn, t2_so_imm_not:$imm,
5229                            pred:$p, cc_out:$s)>;
5230 def : t2InstSubst<"orr${s}${p} $Rd, $Rn, $imm",
5231                   (t2ORNri rGPR:$Rd, rGPR:$Rn, t2_so_imm_not:$imm,
5232                            pred:$p, cc_out:$s)>;
5233 def : t2InstSubst<"orr${s}${p} $Rdn, $imm",
5234                   (t2ORNri rGPR:$Rdn, rGPR:$Rdn, t2_so_imm_not:$imm,
5235                            pred:$p, cc_out:$s)>;
5236 // Likewise, "add Rd, t2_so_imm_neg" -> sub
5237 def : t2InstSubst<"add${s}${p} $Rd, $Rn, $imm",
5238                   (t2SUBri rGPR:$Rd, GPRnopc:$Rn, t2_so_imm_neg:$imm,
5239                            pred:$p, cc_out:$s)>;
5240 def : t2InstSubst<"add${s}${p} $Rd, $Rn, $imm",
5241                   (t2SUBspImm GPRsp:$Rd, GPRsp:$Rn, t2_so_imm_neg:$imm,
5242                            pred:$p, cc_out:$s)>;
5243 def : t2InstSubst<"add${s}${p} $Rd, $imm",
5244                   (t2SUBri rGPR:$Rd, rGPR:$Rd, t2_so_imm_neg:$imm,
5245                            pred:$p, cc_out:$s)>;
5246 def : t2InstSubst<"add${s}${p} $Rd, $imm",
5247                   (t2SUBspImm GPRsp:$Rd, GPRsp:$Rd, t2_so_imm_neg:$imm,
5248                            pred:$p, cc_out:$s)>;
5249 // Same for CMP <--> CMN via t2_so_imm_neg
5250 def : t2InstSubst<"cmp${p} $Rd, $imm",
5251                   (t2CMNri rGPR:$Rd, t2_so_imm_neg:$imm, pred:$p)>;
5252 def : t2InstSubst<"cmn${p} $Rd, $imm",
5253                   (t2CMPri rGPR:$Rd, t2_so_imm_neg:$imm, pred:$p)>;
5254
5255
5256 // Wide 'mul' encoding can be specified with only two operands.
5257 def : t2InstAlias<"mul${p} $Rn, $Rm",
5258                   (t2MUL rGPR:$Rn, rGPR:$Rm, rGPR:$Rn, pred:$p)>;
5259
5260 // "neg" is and alias for "rsb rd, rn, #0"
5261 def : t2InstAlias<"neg${s}${p} $Rd, $Rm",
5262                   (t2RSBri rGPR:$Rd, rGPR:$Rm, 0, pred:$p, cc_out:$s)>;
5263
5264 // MOV so_reg assembler pseudos. InstAlias isn't expressive enough for
5265 // these, unfortunately.
5266 // FIXME: LSL #0 in the shift should allow SP to be used as either the
5267 // source or destination (but not both).
5268 def t2MOVsi: t2AsmPseudo<"mov${p} $Rd, $shift",
5269                          (ins rGPR:$Rd, t2_so_reg:$shift, pred:$p)>;
5270 def t2MOVSsi: t2AsmPseudo<"movs${p} $Rd, $shift",
5271                           (ins rGPR:$Rd, t2_so_reg:$shift, pred:$p)>;
5272
5273 def t2MOVsr: t2AsmPseudo<"mov${p} $Rd, $shift",
5274                          (ins rGPR:$Rd, so_reg_reg:$shift, pred:$p)>;
5275 def t2MOVSsr: t2AsmPseudo<"movs${p} $Rd, $shift",
5276                           (ins rGPR:$Rd, so_reg_reg:$shift, pred:$p)>;
5277
5278 // Aliases for the above with the .w qualifier
5279 def : t2InstAlias<"mov${p}.w $Rd, $shift",
5280                   (t2MOVsi rGPR:$Rd, t2_so_reg:$shift, pred:$p)>;
5281 def : t2InstAlias<"movs${p}.w $Rd, $shift",
5282                   (t2MOVSsi rGPR:$Rd, t2_so_reg:$shift, pred:$p)>;
5283 def : t2InstAlias<"mov${p}.w $Rd, $shift",
5284                   (t2MOVsr rGPR:$Rd, so_reg_reg:$shift, pred:$p)>;
5285 def : t2InstAlias<"movs${p}.w $Rd, $shift",
5286                   (t2MOVSsr rGPR:$Rd, so_reg_reg:$shift, pred:$p)>;
5287
5288 // ADR w/o the .w suffix
5289 def : t2InstAlias<"adr${p} $Rd, $addr",
5290                   (t2ADR rGPR:$Rd, t2adrlabel:$addr, pred:$p)>;
5291
5292 // LDR(literal) w/ alternate [pc, #imm] syntax.
5293 def t2LDRpcrel   : t2AsmPseudo<"ldr${p} $Rt, $addr",
5294                          (ins GPR:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
5295 def t2LDRBpcrel  : t2AsmPseudo<"ldrb${p} $Rt, $addr",
5296                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
5297 def t2LDRHpcrel  : t2AsmPseudo<"ldrh${p} $Rt, $addr",
5298                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
5299 def t2LDRSBpcrel  : t2AsmPseudo<"ldrsb${p} $Rt, $addr",
5300                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
5301 def t2LDRSHpcrel  : t2AsmPseudo<"ldrsh${p} $Rt, $addr",
5302                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
5303     // Version w/ the .w suffix.
5304 def : t2InstAlias<"ldr${p}.w $Rt, $addr",
5305                   (t2LDRpcrel GPR:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p), 0>;
5306 def : t2InstAlias<"ldrb${p}.w $Rt, $addr",
5307                   (t2LDRBpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
5308 def : t2InstAlias<"ldrh${p}.w $Rt, $addr",
5309                   (t2LDRHpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
5310 def : t2InstAlias<"ldrsb${p}.w $Rt, $addr",
5311                   (t2LDRSBpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
5312 def : t2InstAlias<"ldrsh${p}.w $Rt, $addr",
5313                   (t2LDRSHpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
5314
5315 def : t2InstAlias<"add${p} $Rd, pc, $imm",
5316                   (t2ADR rGPR:$Rd, imm0_4095:$imm, pred:$p)>;
5317
5318 // Pseudo instruction ldr Rt, =immediate
5319 def t2LDRConstPool
5320   : t2AsmPseudo<"ldr${p} $Rt, $immediate",
5321                 (ins GPR:$Rt, const_pool_asm_imm:$immediate, pred:$p)>;
5322 // Version w/ the .w suffix.
5323 def : t2InstAlias<"ldr${p}.w $Rt, $immediate",
5324                   (t2LDRConstPool GPRnopc:$Rt,
5325                   const_pool_asm_imm:$immediate, pred:$p)>;
5326
5327 //===----------------------------------------------------------------------===//
5328 // ARMv8.1m instructions
5329 //
5330
5331 class V8_1MI<dag oops, dag iops, AddrMode am, InstrItinClass itin, string asm,
5332              string ops, string cstr, list<dag> pattern>
5333   : Thumb2XI<oops, iops, am, 4, itin, !strconcat(asm, "\t", ops), cstr,
5334              pattern>,
5335     Requires<[HasV8_1MMainline]>;
5336
5337 def t2CLRM : V8_1MI<(outs),
5338                     (ins pred:$p, reglist_with_apsr:$regs, variable_ops),
5339                     AddrModeNone, NoItinerary, "clrm${p}", "$regs", "", []> {
5340   bits<16> regs;
5341
5342   let Inst{31-16} = 0b1110100010011111;
5343   let Inst{15-14} = regs{15-14};
5344   let Inst{13} = 0b0;
5345   let Inst{12-0} = regs{12-0};
5346 }
5347
5348 class t2BF<dag iops, string asm, string ops>
5349   : V8_1MI<(outs ), iops, AddrModeNone, NoItinerary, asm, ops, "", []> {
5350
5351   let Inst{31-27} = 0b11110;
5352   let Inst{15-14} = 0b11;
5353   let Inst{12} = 0b0;
5354   let Inst{0} = 0b1;
5355
5356   let Predicates = [IsThumb2, HasV8_1MMainline, HasLOB];
5357 }
5358
5359 def t2BF_LabelPseudo
5360   : t2PseudoInst<(outs ), (ins pclabel:$cp), 0, NoItinerary, []> {
5361   let isTerminator = 1;
5362   let Predicates = [IsThumb2, HasV8_1MMainline, HasLOB];
5363   let hasNoSchedulingInfo = 1;
5364 }
5365
5366 def t2BFi : t2BF<(ins bflabel_u4:$b_label, bflabel_s16:$label, pred:$p),
5367                  !strconcat("bf", "${p}"), "$b_label, $label"> {
5368   bits<4> b_label;
5369   bits<16> label;
5370
5371   let Inst{26-23} = b_label{3-0};
5372   let Inst{22-21} = 0b10;
5373   let Inst{20-16} = label{15-11};
5374   let Inst{13} = 0b1;
5375   let Inst{11} = label{0};
5376   let Inst{10-1} = label{10-1};
5377 }
5378
5379 def t2BFic : t2BF<(ins bflabel_u4:$b_label, bflabel_s12:$label,
5380                    bfafter_target:$ba_label, pred_noal:$bcond), "bfcsel",
5381                   "$b_label, $label, $ba_label, $bcond"> {
5382   bits<4> bcond;
5383   bits<12> label;
5384   bits<1> ba_label;
5385   bits<4> b_label;
5386
5387   let Inst{26-23} = b_label{3-0};
5388   let Inst{22} = 0b0;
5389   let Inst{21-18} = bcond{3-0};
5390   let Inst{17} = ba_label{0};
5391   let Inst{16} = label{11};
5392   let Inst{13} = 0b1;
5393   let Inst{11} = label{0};
5394   let Inst{10-1} = label{10-1};
5395 }
5396
5397 def t2BFr : t2BF<(ins bflabel_u4:$b_label, rGPR:$Rn, pred:$p),
5398                  !strconcat("bfx", "${p}"), "$b_label, $Rn"> {
5399   bits<4> b_label;
5400   bits<4> Rn;
5401
5402   let Inst{26-23} = b_label{3-0};
5403   let Inst{22-20} = 0b110;
5404   let Inst{19-16} = Rn{3-0};
5405   let Inst{13-1} = 0b1000000000000;
5406 }
5407
5408 def t2BFLi : t2BF<(ins bflabel_u4:$b_label, bflabel_s18:$label, pred:$p),
5409                   !strconcat("bfl", "${p}"), "$b_label, $label"> {
5410   bits<4> b_label;
5411   bits<18> label;
5412
5413   let Inst{26-23} = b_label{3-0};
5414   let Inst{22-16} = label{17-11};
5415   let Inst{13} = 0b0;
5416   let Inst{11} = label{0};
5417   let Inst{10-1} = label{10-1};
5418 }
5419
5420 def t2BFLr : t2BF<(ins bflabel_u4:$b_label, rGPR:$Rn, pred:$p),
5421                   !strconcat("bflx", "${p}"), "$b_label, $Rn"> {
5422   bits<4> b_label;
5423   bits<4> Rn;
5424
5425   let Inst{26-23} = b_label{3-0};
5426   let Inst{22-20} = 0b111;
5427   let Inst{19-16} = Rn{3-0};
5428   let Inst{13-1} = 0b1000000000000;
5429 }
5430
5431 class t2LOL<dag oops, dag iops, string asm, string ops>
5432   : V8_1MI<oops, iops, AddrModeNone, NoItinerary, asm, ops, "", [] > {
5433   let Inst{31-23} = 0b111100000;
5434   let Inst{15-14} = 0b11;
5435   let Inst{0} = 0b1;
5436   let DecoderMethod = "DecodeLOLoop";
5437   let Predicates = [IsThumb2, HasV8_1MMainline, HasLOB];
5438 }
5439
5440 let isNotDuplicable = 1 in {
5441 def t2WLS : t2LOL<(outs GPRlr:$LR),
5442                   (ins rGPR:$Rn, wlslabel_u11:$label),
5443                   "wls", "$LR, $Rn, $label"> {
5444   bits<4> Rn;
5445   bits<11> label;
5446   let Inst{22-20} = 0b100;
5447   let Inst{19-16} = Rn{3-0};
5448   let Inst{13-12} = 0b00;
5449   let Inst{11} = label{0};
5450   let Inst{10-1} = label{10-1};
5451   let usesCustomInserter = 1;
5452   let isBranch = 1;
5453   let isTerminator = 1;
5454 }
5455
5456 def t2DLS : t2LOL<(outs GPRlr:$LR), (ins rGPR:$Rn),
5457                   "dls", "$LR, $Rn"> {
5458   bits<4> Rn;
5459   let Inst{22-20} = 0b100;
5460   let Inst{19-16} = Rn{3-0};
5461   let Inst{13-1} = 0b1000000000000;
5462   let usesCustomInserter = 1;
5463 }
5464
5465 def t2LEUpdate : t2LOL<(outs GPRlr:$LRout),
5466                        (ins GPRlr:$LRin, lelabel_u11:$label),
5467                        "le", "$LRin, $label"> {
5468   bits<11> label;
5469   let Inst{22-16} = 0b0001111;
5470   let Inst{13-12} = 0b00;
5471   let Inst{11} = label{0};
5472   let Inst{10-1} = label{10-1};
5473   let usesCustomInserter = 1;
5474   let isBranch = 1;
5475   let isTerminator = 1;
5476 }
5477
5478 def t2LE : t2LOL<(outs ), (ins lelabel_u11:$label), "le", "$label"> {
5479   bits<11> label;
5480   let Inst{22-16} = 0b0101111;
5481   let Inst{13-12} = 0b00;
5482   let Inst{11} = label{0};
5483   let Inst{10-1} = label{10-1};
5484   let isBranch = 1;
5485   let isTerminator = 1;
5486 }
5487
5488 let Predicates = [IsThumb2, HasV8_1MMainline, HasLOB] in {
5489
5490 // t2DoLoopStart a pseudo for DLS hardware loops. Lowered into a DLS in
5491 // ARMLowOverheadLoops if possible, or reverted to a Mov if not.
5492 def t2DoLoopStart :
5493   t2PseudoInst<(outs GPRlr:$X), (ins rGPR:$tc), 4, IIC_Br,
5494   [(set GPRlr:$X, (int_start_loop_iterations rGPR:$tc))]>;
5495
5496 // A pseudo for a DLSTP, created in the MVETPAndVPTOptimizationPass from a
5497 // t2DoLoopStart if the loops is tail predicated. Holds both the element
5498 // count and trip count of the loop, picking the correct one during
5499 // ARMLowOverheadLoops when it is converted to a DLSTP or DLS as required.
5500 let isTerminator = 1, hasSideEffects = 1 in
5501 def t2DoLoopStartTP :
5502   t2PseudoInst<(outs GPRlr:$X), (ins rGPR:$tc, rGPR:$elts), 4, IIC_Br, []>;
5503
5504 // Setup for a t2WhileLoopStart. A pair of t2WhileLoopSetup and t2WhileLoopStart
5505 // will be created post-ISel from a llvm.test.start.loop.iterations. This
5506 // t2WhileLoopSetup to setup LR and t2WhileLoopStart to perform the branch. Not
5507 // valid after reg alloc, as it should be lowered during MVETPAndVPTOptimisations
5508 // into a t2WhileLoopStartLR (or expanded).
5509 def t2WhileLoopSetup :
5510   t2PseudoInst<(outs GPRlr:$lr), (ins rGPR:$tc), 4, IIC_Br, []>;
5511
5512 // A pseudo to represent the decrement in a low overhead loop. A t2LoopDec and
5513 // t2LoopEnd together represent a LE instruction. Ideally these are converted
5514 // to a t2LoopEndDec which is lowered as a single instruction.
5515 let hasSideEffects = 0 in
5516 def t2LoopDec :
5517   t2PseudoInst<(outs GPRlr:$Rm), (ins GPRlr:$Rn, imm0_7:$size),
5518                4, IIC_Br, []>, Sched<[WriteBr]>;
5519
5520 let isBranch = 1, isTerminator = 1, hasSideEffects = 1, Defs = [CPSR] in {
5521 // The branch in a t2WhileLoopSetup/t2WhileLoopStart pair, eventually turned
5522 // into a t2WhileLoopStartLR that does both the LR setup and branch.
5523 def t2WhileLoopStart :
5524     t2PseudoInst<(outs),
5525                  (ins GPRlr:$tc, brtarget:$target),
5526                  4, IIC_Br, []>,
5527                  Sched<[WriteBr]>;
5528
5529 // WhileLoopStartLR that sets up LR and branches on zero, equivalent to WLS. It
5530 // is lowered in the ARMLowOverheadLoops pass providing the branches are within
5531 // range. WhileLoopStartLR and LoopEnd to occupy 8 bytes because they may get
5532 // converted into t2CMP and t2Bcc.
5533 def t2WhileLoopStartLR :
5534     t2PseudoInst<(outs GPRlr:$lr),
5535                  (ins rGPR:$tc, brtarget:$target),
5536                  8, IIC_Br, []>,
5537                  Sched<[WriteBr]>;
5538
5539 // Similar to a t2DoLoopStartTP, a t2WhileLoopStartTP is a pseudo for a WLSTP
5540 // holding both the element count and the tripcount of the loop.
5541 def t2WhileLoopStartTP :
5542     t2PseudoInst<(outs GPRlr:$lr),
5543                  (ins rGPR:$tc, rGPR:$elts, brtarget:$target),
5544                  8, IIC_Br, []>,
5545                  Sched<[WriteBr]>;
5546
5547 // t2LoopEnd - the branch half of a t2LoopDec/t2LoopEnd pair.
5548 def t2LoopEnd :
5549   t2PseudoInst<(outs), (ins GPRlr:$tc, brtarget:$target),
5550   8, IIC_Br, []>, Sched<[WriteBr]>;
5551
5552 // The combination of a t2LoopDec and t2LoopEnd, performing both the LR
5553 // decrement and branch as a single instruction. Is lowered to a LE or
5554 // LETP in ARMLowOverheadLoops as appropriate, or converted to t2CMP/t2Bcc
5555 // if the branches are out of range.
5556 def t2LoopEndDec :
5557   t2PseudoInst<(outs GPRlr:$Rm), (ins GPRlr:$tc, brtarget:$target),
5558   8, IIC_Br, []>, Sched<[WriteBr]>;
5559
5560 } // end isBranch, isTerminator, hasSideEffects
5561
5562 }
5563
5564 } // end isNotDuplicable
5565
5566 class CS<string iname, bits<4> opcode, list<dag> pattern=[]>
5567   : V8_1MI<(outs rGPR:$Rd), (ins GPRwithZRnosp:$Rn, GPRwithZRnosp:$Rm, pred_noal:$fcond),
5568            AddrModeNone, NoItinerary, iname, "$Rd, $Rn, $Rm, $fcond", "", pattern> {
5569   bits<4> Rd;
5570   bits<4> Rm;
5571   bits<4> Rn;
5572   bits<4> fcond;
5573
5574   let Inst{31-20} = 0b111010100101;
5575   let Inst{19-16} = Rn{3-0};
5576   let Inst{15-12} = opcode;
5577   let Inst{11-8} = Rd{3-0};
5578   let Inst{7-4} = fcond{3-0};
5579   let Inst{3-0} = Rm{3-0};
5580
5581   let Uses = [CPSR];
5582   let hasSideEffects = 0;
5583 }
5584
5585 def t2CSEL  : CS<"csel",  0b1000>;
5586 def t2CSINC : CS<"csinc", 0b1001>;
5587 def t2CSINV : CS<"csinv", 0b1010>;
5588 def t2CSNEG : CS<"csneg", 0b1011>;
5589
5590
5591 let Predicates = [HasV8_1MMainline] in {
5592   multiclass CSPats<SDNode Node, Instruction Insn> {
5593     def : T2Pat<(Node GPRwithZR:$tval, GPRwithZR:$fval, imm0_31:$imm),
5594                 (Insn GPRwithZR:$tval, GPRwithZR:$fval, imm0_31:$imm)>;
5595     def : T2Pat<(Node (i32 0), GPRwithZR:$fval, imm0_31:$imm),
5596                 (Insn ZR, GPRwithZR:$fval, imm0_31:$imm)>;
5597     def : T2Pat<(Node GPRwithZR:$tval, (i32 0), imm0_31:$imm),
5598                 (Insn GPRwithZR:$tval, ZR, imm0_31:$imm)>;
5599     def : T2Pat<(Node (i32 0), (i32 0), imm0_31:$imm),
5600                 (Insn ZR, ZR, imm0_31:$imm)>;
5601   }
5602
5603   defm : CSPats<ARMcsinc, t2CSINC>;
5604   defm : CSPats<ARMcsinv, t2CSINV>;
5605   defm : CSPats<ARMcsneg, t2CSNEG>;
5606
5607   multiclass ModifiedV8_1CSEL<Instruction Insn, dag modvalue> {
5608     def : T2Pat<(ARMcmov modvalue, GPRwithZR:$tval, cmovpred:$imm),
5609                 (Insn GPRwithZR:$tval, GPRwithZR:$fval, imm0_31:$imm)>;
5610     def : T2Pat<(ARMcmov GPRwithZR:$tval, modvalue, cmovpred:$imm),
5611                 (Insn GPRwithZR:$tval, GPRwithZR:$fval,
5612                          (i32 (inv_cond_XFORM imm:$imm)))>;
5613   }
5614   defm : ModifiedV8_1CSEL<t2CSINC, (add rGPR:$fval, 1)>;
5615   defm : ModifiedV8_1CSEL<t2CSINV, (xor rGPR:$fval, -1)>;
5616   defm : ModifiedV8_1CSEL<t2CSNEG, (sub 0, rGPR:$fval)>;
5617 }
5618
5619 // CS aliases.
5620 let Predicates = [HasV8_1MMainline] in {
5621   def : InstAlias<"csetm\t$Rd, $fcond",
5622                  (t2CSINV rGPR:$Rd, ZR, ZR, pred_noal_inv:$fcond)>;
5623
5624   def : InstAlias<"cset\t$Rd, $fcond",
5625                  (t2CSINC rGPR:$Rd, ZR, ZR, pred_noal_inv:$fcond)>;
5626
5627   def : InstAlias<"cinc\t$Rd, $Rn, $fcond",
5628                  (t2CSINC rGPR:$Rd, GPRwithZRnosp:$Rn, GPRwithZRnosp:$Rn, pred_noal_inv:$fcond)>;
5629
5630   def : InstAlias<"cinv\t$Rd, $Rn, $fcond",
5631                  (t2CSINV rGPR:$Rd, GPRwithZRnosp:$Rn, GPRwithZRnosp:$Rn, pred_noal_inv:$fcond)>;
5632
5633   def : InstAlias<"cneg\t$Rd, $Rn, $fcond",
5634                  (t2CSNEG rGPR:$Rd, GPRwithZRnosp:$Rn, GPRwithZRnosp:$Rn, pred_noal_inv:$fcond)>;
5635 }