llvm/lib/Target/ARM/ARMRegisterInfo.td

   1 //===-- ARMRegisterInfo.td - ARM Register defs -------------*- tablegen -*-===//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8
   9 include "ARMSystemRegister.td"
  10
  11 //===----------------------------------------------------------------------===//
  12 //  Declarations that describe the ARM register file
  13 //===----------------------------------------------------------------------===//
  14
  15 // Registers are identified with 4-bit ID numbers.
  16 class ARMReg<bits<16> Enc, string n, list<Register> subregs = [],
  17              list<string> altNames = []> : Register<n, altNames> {
  18   let HWEncoding = Enc;
  19   let Namespace = "ARM";
  20   let SubRegs = subregs;
  21   // All bits of ARM registers with sub-registers are covered by sub-registers.
  22   let CoveredBySubRegs = 1;
  23 }
  24
  25 class ARMFReg<bits<16> Enc, string n> : Register<n> {
  26   let HWEncoding = Enc;
  27   let Namespace = "ARM";
  28 }
  29
  30 let Namespace = "ARM",
  31     FallbackRegAltNameIndex = NoRegAltName in {
  32   def RegNamesRaw : RegAltNameIndex;
  33 }
  34
  35 // Subregister indices.
  36 let Namespace = "ARM" in {
  37 def qqsub_0 : SubRegIndex<256>;
  38 def qqsub_1 : SubRegIndex<256, 256>;
  39
  40 // Note: Code depends on these having consecutive numbers.
  41 def qsub_0 : SubRegIndex<128>;
  42 def qsub_1 : SubRegIndex<128, 128>;
  43 def qsub_2 : ComposedSubRegIndex<qqsub_1, qsub_0>;
  44 def qsub_3 : ComposedSubRegIndex<qqsub_1, qsub_1>;
  45
  46 def dsub_0 : SubRegIndex<64>;
  47 def dsub_1 : SubRegIndex<64, 64>;
  48 def dsub_2 : ComposedSubRegIndex<qsub_1, dsub_0>;
  49 def dsub_3 : ComposedSubRegIndex<qsub_1, dsub_1>;
  50 def dsub_4 : ComposedSubRegIndex<qsub_2, dsub_0>;
  51 def dsub_5 : ComposedSubRegIndex<qsub_2, dsub_1>;
  52 def dsub_6 : ComposedSubRegIndex<qsub_3, dsub_0>;
  53 def dsub_7 : ComposedSubRegIndex<qsub_3, dsub_1>;
  54
  55 def ssub_0  : SubRegIndex<32>;
  56 def ssub_1  : SubRegIndex<32, 32>;
  57 def ssub_2  : ComposedSubRegIndex<dsub_1, ssub_0>;
  58 def ssub_3  : ComposedSubRegIndex<dsub_1, ssub_1>;
  59 def ssub_4  : ComposedSubRegIndex<dsub_2, ssub_0>;
  60 def ssub_5  : ComposedSubRegIndex<dsub_2, ssub_1>;
  61 def ssub_6  : ComposedSubRegIndex<dsub_3, ssub_0>;
  62 def ssub_7  : ComposedSubRegIndex<dsub_3, ssub_1>;
  63 def ssub_8  : ComposedSubRegIndex<dsub_4, ssub_0>;
  64 def ssub_9  : ComposedSubRegIndex<dsub_4, ssub_1>;
  65 def ssub_10 : ComposedSubRegIndex<dsub_5, ssub_0>;
  66 def ssub_11 : ComposedSubRegIndex<dsub_5, ssub_1>;
  67 def ssub_12 : ComposedSubRegIndex<dsub_6, ssub_0>;
  68 def ssub_13 : ComposedSubRegIndex<dsub_6, ssub_1>;
  69 def ssub_14 : ComposedSubRegIndex<dsub_7, ssub_0>;
  70 def ssub_15 : ComposedSubRegIndex<dsub_7, ssub_1>;
  71
  72 def gsub_0 : SubRegIndex<32>;
  73 def gsub_1 : SubRegIndex<32, 32>;
  74 // Let TableGen synthesize the remaining 12 ssub_* indices.
  75 // We don't need to name them.
  76 }
  77
  78 // Integer registers
  79 def R0  : ARMReg< 0, "r0">,  DwarfRegNum<[0]>;
  80 def R1  : ARMReg< 1, "r1">,  DwarfRegNum<[1]>;
  81 def R2  : ARMReg< 2, "r2">,  DwarfRegNum<[2]>;
  82 def R3  : ARMReg< 3, "r3">,  DwarfRegNum<[3]>;
  83 def R4  : ARMReg< 4, "r4">,  DwarfRegNum<[4]>;
  84 def R5  : ARMReg< 5, "r5">,  DwarfRegNum<[5]>;
  85 def R6  : ARMReg< 6, "r6">,  DwarfRegNum<[6]>;
  86 def R7  : ARMReg< 7, "r7">,  DwarfRegNum<[7]>;
  87 // These require 32-bit instructions.
  88 let CostPerUse = [1] in {
  89 def R8  : ARMReg< 8, "r8">,  DwarfRegNum<[8]>;
  90 def R9  : ARMReg< 9, "r9">,  DwarfRegNum<[9]>;
  91 def R10 : ARMReg<10, "r10">, DwarfRegNum<[10]>;
  92 def R11 : ARMReg<11, "r11">, DwarfRegNum<[11]>;
  93 def R12 : ARMReg<12, "r12">, DwarfRegNum<[12]>;
  94 let RegAltNameIndices = [RegNamesRaw] in {
  95 def SP  : ARMReg<13, "sp", [], ["r13"]>,  DwarfRegNum<[13]>;
  96 def LR  : ARMReg<14, "lr", [], ["r14"]>,  DwarfRegNum<[14]>;
  97 def PC  : ARMReg<15, "pc", [], ["r15"]>,  DwarfRegNum<[15]>;
  98 }
  99 }
 100
 101 // Float registers
 102 def S0  : ARMFReg< 0, "s0">;  def S1  : ARMFReg< 1, "s1">;
 103 def S2  : ARMFReg< 2, "s2">;  def S3  : ARMFReg< 3, "s3">;
 104 def S4  : ARMFReg< 4, "s4">;  def S5  : ARMFReg< 5, "s5">;
 105 def S6  : ARMFReg< 6, "s6">;  def S7  : ARMFReg< 7, "s7">;
 106 def S8  : ARMFReg< 8, "s8">;  def S9  : ARMFReg< 9, "s9">;
 107 def S10 : ARMFReg<10, "s10">; def S11 : ARMFReg<11, "s11">;
 108 def S12 : ARMFReg<12, "s12">; def S13 : ARMFReg<13, "s13">;
 109 def S14 : ARMFReg<14, "s14">; def S15 : ARMFReg<15, "s15">;
 110 def S16 : ARMFReg<16, "s16">; def S17 : ARMFReg<17, "s17">;
 111 def S18 : ARMFReg<18, "s18">; def S19 : ARMFReg<19, "s19">;
 112 def S20 : ARMFReg<20, "s20">; def S21 : ARMFReg<21, "s21">;
 113 def S22 : ARMFReg<22, "s22">; def S23 : ARMFReg<23, "s23">;
 114 def S24 : ARMFReg<24, "s24">; def S25 : ARMFReg<25, "s25">;
 115 def S26 : ARMFReg<26, "s26">; def S27 : ARMFReg<27, "s27">;
 116 def S28 : ARMFReg<28, "s28">; def S29 : ARMFReg<29, "s29">;
 117 def S30 : ARMFReg<30, "s30">; def S31 : ARMFReg<31, "s31">;
 118
 119 // Aliases of the F* registers used to hold 64-bit fp values (doubles)
 120 let SubRegIndices = [ssub_0, ssub_1] in {
 121 def D0  : ARMReg< 0,  "d0", [S0,   S1]>, DwarfRegNum<[256]>;
 122 def D1  : ARMReg< 1,  "d1", [S2,   S3]>, DwarfRegNum<[257]>;
 123 def D2  : ARMReg< 2,  "d2", [S4,   S5]>, DwarfRegNum<[258]>;
 124 def D3  : ARMReg< 3,  "d3", [S6,   S7]>, DwarfRegNum<[259]>;
 125 def D4  : ARMReg< 4,  "d4", [S8,   S9]>, DwarfRegNum<[260]>;
 126 def D5  : ARMReg< 5,  "d5", [S10, S11]>, DwarfRegNum<[261]>;
 127 def D6  : ARMReg< 6,  "d6", [S12, S13]>, DwarfRegNum<[262]>;
 128 def D7  : ARMReg< 7,  "d7", [S14, S15]>, DwarfRegNum<[263]>;
 129 def D8  : ARMReg< 8,  "d8", [S16, S17]>, DwarfRegNum<[264]>;
 130 def D9  : ARMReg< 9,  "d9", [S18, S19]>, DwarfRegNum<[265]>;
 131 def D10 : ARMReg<10, "d10", [S20, S21]>, DwarfRegNum<[266]>;
 132 def D11 : ARMReg<11, "d11", [S22, S23]>, DwarfRegNum<[267]>;
 133 def D12 : ARMReg<12, "d12", [S24, S25]>, DwarfRegNum<[268]>;
 134 def D13 : ARMReg<13, "d13", [S26, S27]>, DwarfRegNum<[269]>;
 135 def D14 : ARMReg<14, "d14", [S28, S29]>, DwarfRegNum<[270]>;
 136 def D15 : ARMReg<15, "d15", [S30, S31]>, DwarfRegNum<[271]>;
 137 }
 138
 139 // VFP3 defines 16 additional double registers
 140 def D16 : ARMFReg<16, "d16">, DwarfRegNum<[272]>;
 141 def D17 : ARMFReg<17, "d17">, DwarfRegNum<[273]>;
 142 def D18 : ARMFReg<18, "d18">, DwarfRegNum<[274]>;
 143 def D19 : ARMFReg<19, "d19">, DwarfRegNum<[275]>;
 144 def D20 : ARMFReg<20, "d20">, DwarfRegNum<[276]>;
 145 def D21 : ARMFReg<21, "d21">, DwarfRegNum<[277]>;
 146 def D22 : ARMFReg<22, "d22">, DwarfRegNum<[278]>;
 147 def D23 : ARMFReg<23, "d23">, DwarfRegNum<[279]>;
 148 def D24 : ARMFReg<24, "d24">, DwarfRegNum<[280]>;
 149 def D25 : ARMFReg<25, "d25">, DwarfRegNum<[281]>;
 150 def D26 : ARMFReg<26, "d26">, DwarfRegNum<[282]>;
 151 def D27 : ARMFReg<27, "d27">, DwarfRegNum<[283]>;
 152 def D28 : ARMFReg<28, "d28">, DwarfRegNum<[284]>;
 153 def D29 : ARMFReg<29, "d29">, DwarfRegNum<[285]>;
 154 def D30 : ARMFReg<30, "d30">, DwarfRegNum<[286]>;
 155 def D31 : ARMFReg<31, "d31">, DwarfRegNum<[287]>;
 156
 157 // Advanced SIMD (NEON) defines 16 quad-word aliases
 158 let SubRegIndices = [dsub_0, dsub_1] in {
 159 def Q0  : ARMReg< 0,  "q0", [D0,   D1]>;
 160 def Q1  : ARMReg< 1,  "q1", [D2,   D3]>;
 161 def Q2  : ARMReg< 2,  "q2", [D4,   D5]>;
 162 def Q3  : ARMReg< 3,  "q3", [D6,   D7]>;
 163 def Q4  : ARMReg< 4,  "q4", [D8,   D9]>;
 164 def Q5  : ARMReg< 5,  "q5", [D10, D11]>;
 165 def Q6  : ARMReg< 6,  "q6", [D12, D13]>;
 166 def Q7  : ARMReg< 7,  "q7", [D14, D15]>;
 167 }
 168 let SubRegIndices = [dsub_0, dsub_1] in {
 169 def Q8  : ARMReg< 8,  "q8", [D16, D17]>;
 170 def Q9  : ARMReg< 9,  "q9", [D18, D19]>;
 171 def Q10 : ARMReg<10, "q10", [D20, D21]>;
 172 def Q11 : ARMReg<11, "q11", [D22, D23]>;
 173 def Q12 : ARMReg<12, "q12", [D24, D25]>;
 174 def Q13 : ARMReg<13, "q13", [D26, D27]>;
 175 def Q14 : ARMReg<14, "q14", [D28, D29]>;
 176 def Q15 : ARMReg<15, "q15", [D30, D31]>;
 177 }
 178
 179 // Current Program Status Register.
 180 // We model fpscr with two registers: FPSCR models the control bits and will be
 181 // reserved. FPSCR_NZCV models the flag bits and will be unreserved. APSR_NZCV
 182 // models the APSR when it's accessed by some special instructions. In such cases
 183 // it has the same encoding as PC.
 184 def CPSR       : ARMReg<0,  "cpsr">;
 185 def APSR       : ARMReg<15, "apsr">;
 186 def APSR_NZCV  : ARMReg<15, "apsr_nzcv">;
 187 def SPSR       : ARMReg<2,  "spsr">;
 188 def FPSCR      : ARMReg<3,  "fpscr">;
 189 def FPSCR_NZCV : ARMReg<3,  "fpscr_nzcv"> {
 190   let Aliases = [FPSCR];
 191 }
 192 def ITSTATE    : ARMReg<4, "itstate">;
 193
 194 // Special Registers - only available in privileged mode.
 195 def FPSID   : ARMReg<0,  "fpsid">;
 196 def MVFR2   : ARMReg<5,  "mvfr2">;
 197 def MVFR1   : ARMReg<6,  "mvfr1">;
 198 def MVFR0   : ARMReg<7,  "mvfr0">;
 199 def FPEXC   : ARMReg<8,  "fpexc">;
 200 def FPINST  : ARMReg<9,  "fpinst">;
 201 def FPINST2 : ARMReg<10, "fpinst2">;
 202 // These encodings aren't actual instruction encodings, their encoding depends
 203 // on the instruction they are used in and for VPR 32 was chosen such that it
 204 // always comes last in spr_reglist_with_vpr.
 205 def VPR     : ARMReg<32, "vpr">;
 206 def FPSCR_NZCVQC
 207             : ARMReg<2, "fpscr_nzcvqc">;
 208 def P0      : ARMReg<13, "p0">;
 209 def FPCXTNS : ARMReg<14, "fpcxtns">;
 210 def FPCXTS  : ARMReg<15, "fpcxts">;
 211
 212 def ZR  : ARMReg<15, "zr">,  DwarfRegNum<[15]>;
 213
 214 // Register classes.
 215 //
 216 // pc  == Program Counter
 217 // lr  == Link Register
 218 // sp  == Stack Pointer
 219 // r12 == ip (scratch)
 220 // r7  == Frame Pointer (thumb-style backtraces)
 221 // r9  == May be reserved as Thread Register
 222 // r11 == Frame Pointer (arm-style backtraces)
 223 // r10 == Stack Limit
 224 //
 225 def GPR : RegisterClass<"ARM", [i32], 32, (add (sequence "R%u", 0, 12),
 226                                                SP, LR, PC)> {
 227   // Allocate LR as the first CSR since it is always saved anyway.
 228   // For Thumb1 mode, we don't want to allocate hi regs at all, as we don't
 229   // know how to spill them. If we make our prologue/epilogue code smarter at
 230   // some point, we can go back to using the above allocation orders for the
 231   // Thumb1 instructions that know how to use hi regs.
 232   let AltOrders = [(add LR, GPR), (trunc GPR, 8),
 233                    (add (trunc GPR, 8), R12, LR, (shl GPR, 8))];
 234   let AltOrderSelect = [{
 235       return MF.getSubtarget<ARMSubtarget>().getGPRAllocationOrder(MF);
 236   }];
 237   let DiagnosticString = "operand must be a register in range [r0, r15]";
 238 }
 239
 240 // Register set that excludes registers that are reserved for procedure calls.
 241 // This is used for pseudo-instructions that are actually implemented using a
 242 // procedure call.
 243 def GPRnoip : RegisterClass<"ARM", [i32], 32, (sub GPR, R12, LR)> {
 244   // Allocate LR as the first CSR since it is always saved anyway.
 245   // For Thumb1 mode, we don't want to allocate hi regs at all, as we don't
 246   // know how to spill them. If we make our prologue/epilogue code smarter at
 247   // some point, we can go back to using the above allocation orders for the
 248   // Thumb1 instructions that know how to use hi regs.
 249   let AltOrders = [(add GPRnoip, GPRnoip), (trunc GPRnoip, 8),
 250                    (add (trunc GPRnoip, 8), (shl GPRnoip, 8))];
 251   let AltOrderSelect = [{
 252       return MF.getSubtarget<ARMSubtarget>().getGPRAllocationOrder(MF);
 253   }];
 254   let DiagnosticString = "operand must be a register in range [r0, r14]";
 255 }
 256
 257 // GPRs without the PC.  Some ARM instructions do not allow the PC in
 258 // certain operand slots, particularly as the destination.  Primarily
 259 // useful for disassembly.
 260 def GPRnopc : RegisterClass<"ARM", [i32], 32, (sub GPR, PC)> {
 261   let AltOrders = [(add LR, GPRnopc), (trunc GPRnopc, 8),
 262                    (add (trunc GPRnopc, 8), R12, LR, (shl GPRnopc, 8))];
 263   let AltOrderSelect = [{
 264       return MF.getSubtarget<ARMSubtarget>().getGPRAllocationOrder(MF);
 265   }];
 266   let DiagnosticString = "operand must be a register in range [r0, r14]";
 267 }
 268
 269 // GPRs without the PC but with APSR. Some instructions allow accessing the
 270 // APSR, while actually encoding PC in the register field. This is useful
 271 // for assembly and disassembly only.
 272 def GPRwithAPSR : RegisterClass<"ARM", [i32], 32, (add (sub GPR, PC), APSR_NZCV)> {
 273   let AltOrders = [(add LR, GPRnopc), (trunc GPRnopc, 8)];
 274   let AltOrderSelect = [{
 275       return 1 + MF.getSubtarget<ARMSubtarget>().isThumb1Only();
 276   }];
 277   let DiagnosticString = "operand must be a register in range [r0, r14] or apsr_nzcv";
 278 }
 279
 280 // GPRs without the PC and SP registers but with APSR. Used by CLRM instruction.
 281 def GPRwithAPSRnosp : RegisterClass<"ARM", [i32], 32, (add (sequence "R%u", 0, 12), LR, APSR)> {
 282   let isAllocatable = 0;
 283 }
 284
 285 def GPRwithZR : RegisterClass<"ARM", [i32], 32, (add (sub GPR, PC), ZR)> {
 286   let AltOrders = [(add LR, GPRwithZR), (trunc GPRwithZR, 8)];
 287   let AltOrderSelect = [{
 288       return 1 + MF.getSubtarget<ARMSubtarget>().isThumb1Only();
 289   }];
 290   let DiagnosticString = "operand must be a register in range [r0, r14] or zr";
 291 }
 292
 293 def GPRwithZRnosp : RegisterClass<"ARM", [i32], 32, (sub GPRwithZR, SP)> {
 294   let AltOrders = [(add LR, GPRwithZRnosp), (trunc GPRwithZRnosp, 8)];
 295   let AltOrderSelect = [{
 296       return 1 + MF.getSubtarget<ARMSubtarget>().isThumb1Only();
 297   }];
 298   let DiagnosticString = "operand must be a register in range [r0, r12] or r14 or zr";
 299 }
 300
 301 // GPRsp - Only the SP is legal. Used by Thumb1 instructions that want the
 302 // implied SP argument list.
 303 // FIXME: It would be better to not use this at all and refactor the
 304 // instructions to not have SP an an explicit argument. That makes
 305 // frame index resolution a bit trickier, though.
 306 def GPRsp : RegisterClass<"ARM", [i32], 32, (add SP)> {
 307   let DiagnosticString = "operand must be a register sp";
 308 }
 309
 310 // GPRlr - Only LR is legal. Used by ARMv8.1-M Low Overhead Loop instructions
 311 // where LR is the only legal loop counter register.
 312 def GPRlr : RegisterClass<"ARM", [i32], 32, (add LR)>;
 313
 314 // restricted GPR register class. Many Thumb2 instructions allow the full
 315 // register range for operands, but have undefined behaviours when PC
 316 // or SP (R13 or R15) are used. The ARM ISA refers to these operands
 317 // via the BadReg() pseudo-code description.
 318 def rGPR : RegisterClass<"ARM", [i32], 32, (sub GPR, SP, PC)> {
 319   let AltOrders = [(add LR, rGPR), (trunc rGPR, 8),
 320                    (add (trunc rGPR, 8), R12, LR, (shl rGPR, 8))];
 321   let AltOrderSelect = [{
 322       return MF.getSubtarget<ARMSubtarget>().getGPRAllocationOrder(MF);
 323   }];
 324   let DiagnosticType = "rGPR";
 325 }
 326
 327 // GPRs without the PC and SP but with APSR_NZCV.Some instructions allow
 328 // accessing the APSR_NZCV, while actually encoding PC in the register field.
 329 // This is useful for assembly and disassembly only.
 330 // Currently used by the CDE extension.
 331 def GPRwithAPSR_NZCVnosp
 332   : RegisterClass<"ARM", [i32], 32, (add (sequence "R%u", 0, 12), LR, APSR_NZCV)> {
 333   let isAllocatable = 0;
 334   let DiagnosticString =
 335     "operand must be a register in the range [r0, r12], r14 or apsr_nzcv";
 336 }
 337
 338 // Thumb registers are R0-R7 normally. Some instructions can still use
 339 // the general GPR register class above (MOV, e.g.)
 340 def tGPR : RegisterClass<"ARM", [i32], 32, (trunc GPR, 8)> {
 341   let DiagnosticString = "operand must be a register in range [r0, r7]";
 342 }
 343
 344 // Thumb registers R0-R7 and the PC. Some instructions like TBB or THH allow
 345 // the PC to be used as a destination operand as well.
 346 def tGPRwithpc : RegisterClass<"ARM", [i32], 32, (add tGPR, PC)>;
 347
 348 // The high registers in thumb mode, R8-R15.
 349 def hGPR : RegisterClass<"ARM", [i32], 32, (sub GPR, tGPR)> {
 350   let DiagnosticString = "operand must be a register in range [r8, r15]";
 351 }
 352
 353 // For tail calls, we can't use callee-saved registers, as they are restored
 354 // to the saved value before the tail call, which would clobber a call address.
 355 // Note, getMinimalPhysRegClass(R0) returns tGPR because of the names of
 356 // this class and the preceding one(!)  This is what we want.
 357 def tcGPR : RegisterClass<"ARM", [i32], 32, (add R0, R1, R2, R3, R12)> {
 358   let AltOrders = [(and tcGPR, tGPR)];
 359   let AltOrderSelect = [{
 360       return MF.getSubtarget<ARMSubtarget>().isThumb1Only();
 361   }];
 362 }
 363
 364 def tGPROdd : RegisterClass<"ARM", [i32], 32, (add R1, R3, R5, R7, R9, R11)> {
 365   let AltOrders = [(and tGPROdd, tGPR)];
 366   let AltOrderSelect = [{
 367       return MF.getSubtarget<ARMSubtarget>().isThumb1Only();
 368   }];
 369   let DiagnosticString =
 370     "operand must be an odd-numbered register in range [r1,r11]";
 371 }
 372
 373 def tGPREven : RegisterClass<"ARM", [i32], 32, (add R0, R2, R4, R6, R8, R10, R12, LR)> {
 374   let AltOrders = [(and tGPREven, tGPR)];
 375   let AltOrderSelect = [{
 376       return MF.getSubtarget<ARMSubtarget>().isThumb1Only();
 377   }];
 378   let DiagnosticString = "operand must be an even-numbered register";
 379 }
 380
 381 // Condition code registers.
 382 def CCR : RegisterClass<"ARM", [i32], 32, (add CPSR)> {
 383   let CopyCost = -1;  // Don't allow copying of status registers.
 384   let isAllocatable = 0;
 385 }
 386
 387 // MVE Condition code register.
 388 def VCCR : RegisterClass<"ARM", [i32, v16i1, v8i1, v4i1], 32, (add VPR)> {
 389 //  let CopyCost = -1;  // Don't allow copying of status registers.
 390 }
 391
 392 // FPSCR, when the flags at the top of it are used as the input or
 393 // output to an instruction such as MVE VADC.
 394 def cl_FPSCR_NZCV : RegisterClass<"ARM", [i32], 32, (add FPSCR_NZCV)>;
 395
 396 // Scalar single precision floating point register class..
 397 // FIXME: Allocation order changed to s0, s2, ... or s0, s4, ... as a quick hack
 398 // to avoid partial-write dependencies on D or Q (depending on platform)
 399 // registers (S registers are renamed as portions of D/Q registers).
 400 def SPR : RegisterClass<"ARM", [f32], 32, (sequence "S%u", 0, 31)> {
 401   let AltOrders = [(add (decimate SPR, 2), SPR),
 402                    (add (decimate SPR, 4),
 403                         (decimate SPR, 2),
 404                         (decimate (rotl SPR, 1), 4),
 405                         (decimate (rotl SPR, 1), 2))];
 406   let AltOrderSelect = [{
 407     return 1 + MF.getSubtarget<ARMSubtarget>().useStride4VFPs();
 408   }];
 409   let DiagnosticString = "operand must be a register in range [s0, s31]";
 410 }
 411
 412 def HPR : RegisterClass<"ARM", [f16, bf16], 32, (sequence "S%u", 0, 31)> {
 413   let AltOrders = [(add (decimate HPR, 2), SPR),
 414                    (add (decimate HPR, 4),
 415                         (decimate HPR, 2),
 416                         (decimate (rotl HPR, 1), 4),
 417                         (decimate (rotl HPR, 1), 2))];
 418   let AltOrderSelect = [{
 419     return 1 + MF.getSubtarget<ARMSubtarget>().useStride4VFPs();
 420   }];
 421   let DiagnosticString = "operand must be a register in range [s0, s31]";
 422 }
 423
 424 // Subset of SPR which can be used as a source of NEON scalars for 16-bit
 425 // operations
 426 def SPR_8 : RegisterClass<"ARM", [f32], 32, (sequence "S%u", 0, 15)> {
 427   let DiagnosticString = "operand must be a register in range [s0, s15]";
 428 }
 429
 430 // Scalar double precision floating point / generic 64-bit vector register
 431 // class.
 432 // ARM requires only word alignment for double. It's more performant if it
 433 // is double-word alignment though.
 434 def DPR : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32, v4f16, v4bf16], 64,
 435                         (sequence "D%u", 0, 31)> {
 436   // Allocate non-VFP2 registers D16-D31 first, and prefer even registers on
 437   // Darwin platforms.
 438   let AltOrders = [(rotl DPR, 16),
 439                    (add (decimate (rotl DPR, 16), 2), (rotl DPR, 16))];
 440   let AltOrderSelect = [{
 441     return 1 + MF.getSubtarget<ARMSubtarget>().useStride4VFPs();
 442   }];
 443   let DiagnosticType = "DPR";
 444 }
 445
 446 // Scalar single and double precision floating point and VPR register class,
 447 // this is only used for parsing, don't use it anywhere else as the size and
 448 // types don't match!
 449 def FPWithVPR : RegisterClass<"ARM", [f32], 32, (add SPR, DPR, VPR)> {
 450     let isAllocatable = 0;
 451 }
 452
 453 // Subset of DPR that are accessible with VFP2 (and so that also have
 454 // 32-bit SPR subregs).
 455 def DPR_VFP2 : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32, v4f16, v4bf16], 64,
 456                              (trunc DPR, 16)> {
 457   let DiagnosticString = "operand must be a register in range [d0, d15]";
 458 }
 459
 460 // Subset of DPR which can be used as a source of NEON scalars for 16-bit
 461 // operations
 462 def DPR_8 : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32, v4f16, v4bf16], 64,
 463                           (trunc DPR, 8)> {
 464   let DiagnosticString = "operand must be a register in range [d0, d7]";
 465 }
 466
 467 // Generic 128-bit vector register class.
 468 def QPR : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64, v8f16, v8bf16], 128,
 469                         (sequence "Q%u", 0, 15)> {
 470   // Allocate non-VFP2 aliases Q8-Q15 first.
 471   let AltOrders = [(rotl QPR, 8), (trunc QPR, 8)];
 472   let AltOrderSelect = [{
 473     return 1 + MF.getSubtarget<ARMSubtarget>().hasMVEIntegerOps();
 474   }];
 475   let DiagnosticString = "operand must be a register in range [q0, q15]";
 476 }
 477
 478 // Subset of QPR that have 32-bit SPR subregs.
 479 def QPR_VFP2 : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],
 480                              128, (trunc QPR, 8)> {
 481   let DiagnosticString = "operand must be a register in range [q0, q7]";
 482 }
 483
 484 // Subset of QPR that have DPR_8 and SPR_8 subregs.
 485 def QPR_8 : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],
 486                            128, (trunc QPR, 4)> {
 487   let DiagnosticString = "operand must be a register in range [q0, q3]";
 488 }
 489
 490 // MVE 128-bit vector register class. This class is only really needed for
 491 // parsing assembly, since we still have to truncate the register set in the QPR
 492 // class anyway.
 493 def MQPR : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64, v8f16],
 494                          128, (trunc QPR, 8)>;
 495
 496 // Pseudo-registers representing odd-even pairs of D registers. The even-odd
 497 // pairs are already represented by the Q registers.
 498 // These are needed by NEON instructions requiring two consecutive D registers.
 499 // There is no D31_D0 register as that is always an UNPREDICTABLE encoding.
 500 def TuplesOE2D : RegisterTuples<[dsub_0, dsub_1],
 501                                 [(decimate (shl DPR, 1), 2),
 502                                  (decimate (shl DPR, 2), 2)]>;
 503
 504 // Register class representing a pair of consecutive D registers.
 505 // Use the Q registers for the even-odd pairs.
 506 def DPair : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],
 507                           128, (interleave QPR, TuplesOE2D)> {
 508   // Allocate starting at non-VFP2 registers D16-D31 first.
 509   // Prefer even-odd pairs as they are easier to copy.
 510   let AltOrders = [(add (rotl QPR, 8),  (rotl DPair, 16)),
 511                    (add (trunc QPR, 8), (trunc DPair, 16))];
 512   let AltOrderSelect = [{
 513     return 1 + MF.getSubtarget<ARMSubtarget>().hasMVEIntegerOps();
 514   }];
 515 }
 516
 517 // Pseudo-registers representing even-odd pairs of GPRs from R1 to R13/SP.
 518 // These are needed by instructions (e.g. ldrexd/strexd) requiring even-odd GPRs.
 519 def Tuples2Rnosp : RegisterTuples<[gsub_0, gsub_1],
 520                                   [(add R0, R2, R4, R6, R8, R10),
 521                                    (add R1, R3, R5, R7, R9, R11)]>;
 522
 523 def Tuples2Rsp   : RegisterTuples<[gsub_0, gsub_1],
 524                                   [(add R12), (add SP)]>;
 525
 526 // Register class representing a pair of even-odd GPRs.
 527 def GPRPair : RegisterClass<"ARM", [untyped], 64, (add Tuples2Rnosp, Tuples2Rsp)> {
 528   let Size = 64; // 2 x 32 bits, we have no predefined type of that size.
 529 }
 530
 531 // Register class representing a pair of even-odd GPRs, except (R12, SP).
 532 def GPRPairnosp : RegisterClass<"ARM", [untyped], 64, (add Tuples2Rnosp)> {
 533   let Size = 64; // 2 x 32 bits, we have no predefined type of that size.
 534 }
 535
 536 // Pseudo-registers representing 3 consecutive D registers.
 537 def Tuples3D : RegisterTuples<[dsub_0, dsub_1, dsub_2],
 538                               [(shl DPR, 0),
 539                                (shl DPR, 1),
 540                                (shl DPR, 2)]>;
 541
 542 // 3 consecutive D registers.
 543 def DTriple : RegisterClass<"ARM", [untyped], 64, (add Tuples3D)> {
 544   let Size = 192; // 3 x 64 bits, we have no predefined type of that size.
 545 }
 546
 547 // Pseudo 256-bit registers to represent pairs of Q registers. These should
 548 // never be present in the emitted code.
 549 // These are used for NEON load / store instructions, e.g., vld4, vst3.
 550 def Tuples2Q : RegisterTuples<[qsub_0, qsub_1], [(shl QPR, 0), (shl QPR, 1)]>;
 551
 552 // Pseudo 256-bit vector register class to model pairs of Q registers
 553 // (4 consecutive D registers).
 554 def QQPR : RegisterClass<"ARM", [v4i64], 256, (add Tuples2Q)> {
 555   // Allocate non-VFP2 aliases first.
 556   let AltOrders = [(rotl QQPR, 8)];
 557   let AltOrderSelect = [{ return 1; }];
 558 }
 559
 560 // Same as QQPR but for MVE, containing the 7 register pairs made up from Q0-Q7.
 561 def MQQPR : RegisterClass<"ARM", [v4i64], 256, (trunc QQPR, 7)>;
 562
 563 // Tuples of 4 D regs that isn't also a pair of Q regs.
 564 def TuplesOE4D : RegisterTuples<[dsub_0, dsub_1, dsub_2, dsub_3],
 565                                 [(decimate (shl DPR, 1), 2),
 566                                  (decimate (shl DPR, 2), 2),
 567                                  (decimate (shl DPR, 3), 2),
 568                                  (decimate (shl DPR, 4), 2)]>;
 569
 570 // 4 consecutive D registers.
 571 def DQuad : RegisterClass<"ARM", [v4i64], 256,
 572                           (interleave Tuples2Q, TuplesOE4D)>;
 573
 574 // Pseudo 512-bit registers to represent four consecutive Q registers.
 575 def Tuples2QQ : RegisterTuples<[qqsub_0, qqsub_1],
 576                                [(shl QQPR, 0), (shl QQPR, 2)]>;
 577
 578 // Pseudo 512-bit vector register class to model 4 consecutive Q registers
 579 // (8 consecutive D registers).
 580 def QQQQPR : RegisterClass<"ARM", [v8i64], 256, (add Tuples2QQ)> {
 581   // Allocate non-VFP2 aliases first.
 582   let AltOrders = [(rotl QQQQPR, 8)];
 583   let AltOrderSelect = [{ return 1; }];
 584 }
 585
 586 // Same as QQPR but for MVE, containing the 5 register quads made up from Q0-Q7.
 587 def MQQQQPR : RegisterClass<"ARM", [v8i64], 256, (trunc QQQQPR, 5)>;
 588
 589
 590 // Pseudo-registers representing 2-spaced consecutive D registers.
 591 def Tuples2DSpc : RegisterTuples<[dsub_0, dsub_2],
 592                                  [(shl DPR, 0),
 593                                   (shl DPR, 2)]>;
 594
 595 // Spaced pairs of D registers.
 596 def DPairSpc : RegisterClass<"ARM", [v2i64], 64, (add Tuples2DSpc)>;
 597
 598 def Tuples3DSpc : RegisterTuples<[dsub_0, dsub_2, dsub_4],
 599                                  [(shl DPR, 0),
 600                                   (shl DPR, 2),
 601                                   (shl DPR, 4)]>;
 602
 603 // Spaced triples of D registers.
 604 def DTripleSpc : RegisterClass<"ARM", [untyped], 64, (add Tuples3DSpc)> {
 605   let Size = 192; // 3 x 64 bits, we have no predefined type of that size.
 606 }
 607
 608 def Tuples4DSpc : RegisterTuples<[dsub_0, dsub_2, dsub_4, dsub_6],
 609                                  [(shl DPR, 0),
 610                                   (shl DPR, 2),
 611                                   (shl DPR, 4),
 612                                   (shl DPR, 6)]>;
 613
 614 // Spaced quads of D registers.
 615 def DQuadSpc : RegisterClass<"ARM", [v4i64], 64, (add Tuples3DSpc)>;
 616
 617 // FP context payload
 618 def FPCXTRegs : RegisterClass<"ARM", [i32], 32, (add FPCXTNS)>;