llvm/lib/Target/X86/X86ScheduleZnver1.td

   1 //=- X86ScheduleZnver1.td - X86 Znver1 Scheduling -------------*- tablegen -*-=//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8 //
   9 // This file defines the machine model for Znver1 to support instruction
  10 // scheduling and other instruction cost heuristics.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 def Znver1Model : SchedMachineModel {
  15   // Zen can decode 4 instructions per cycle.
  16   let IssueWidth = 4;
  17   // Based on the reorder buffer we define MicroOpBufferSize
  18   let MicroOpBufferSize = 192;
  19   let LoadLatency = 4;
  20   let MispredictPenalty = 17;
  21   let HighLatency = 25;
  22   let PostRAScheduler = 1;
  23
  24   // FIXME: This variable is required for incomplete model.
  25   // We haven't catered all instructions.
  26   // So, we reset the value of this variable so as to
  27   // say that the model is incomplete.
  28   let CompleteModel = 0;
  29 }
  30
  31 let SchedModel = Znver1Model in {
  32
  33 // Zen can issue micro-ops to 10 different units in one cycle.
  34 // These are
  35 //  * Four integer ALU units (ZALU0, ZALU1, ZALU2, ZALU3)
  36 //  * Two AGU units (ZAGU0, ZAGU1)
  37 //  * Four FPU units (ZFPU0, ZFPU1, ZFPU2, ZFPU3)
  38 // AGUs feed load store queues @two loads and 1 store per cycle.
  39
  40 // Four ALU units are defined below
  41 def ZnALU0 : ProcResource<1>;
  42 def ZnALU1 : ProcResource<1>;
  43 def ZnALU2 : ProcResource<1>;
  44 def ZnALU3 : ProcResource<1>;
  45
  46 // Two AGU units are defined below
  47 def ZnAGU0 : ProcResource<1>;
  48 def ZnAGU1 : ProcResource<1>;
  49
  50 // Four FPU units are defined below
  51 def ZnFPU0 : ProcResource<1>;
  52 def ZnFPU1 : ProcResource<1>;
  53 def ZnFPU2 : ProcResource<1>;
  54 def ZnFPU3 : ProcResource<1>;
  55
  56 // FPU grouping
  57 def ZnFPU013  : ProcResGroup<[ZnFPU0, ZnFPU1, ZnFPU3]>;
  58 def ZnFPU01   : ProcResGroup<[ZnFPU0, ZnFPU1]>;
  59 def ZnFPU12   : ProcResGroup<[ZnFPU1, ZnFPU2]>;
  60 def ZnFPU13   : ProcResGroup<[ZnFPU1, ZnFPU3]>;
  61 def ZnFPU23   : ProcResGroup<[ZnFPU2, ZnFPU3]>;
  62 def ZnFPU02   : ProcResGroup<[ZnFPU0, ZnFPU2]>;
  63 def ZnFPU03   : ProcResGroup<[ZnFPU0, ZnFPU3]>;
  64
  65 // Below are the grouping of the units.
  66 // Micro-ops to be issued to multiple units are tackled this way.
  67
  68 // ALU grouping
  69 // ZnALU03 - 0,3 grouping
  70 def ZnALU03: ProcResGroup<[ZnALU0, ZnALU3]>;
  71
  72 // 56 Entry (14x4 entries) Int Scheduler
  73 def ZnALU : ProcResGroup<[ZnALU0, ZnALU1, ZnALU2, ZnALU3]> {
  74   let BufferSize=56;
  75 }
  76
  77 // 28 Entry (14x2) AGU group. AGUs can't be used for all ALU operations
  78 // but are relevant for some instructions
  79 def ZnAGU : ProcResGroup<[ZnAGU0, ZnAGU1]> {
  80   let BufferSize=28;
  81 }
  82
  83 // Integer Multiplication issued on ALU1.
  84 def ZnMultiplier : ProcResource<1>;
  85
  86 // Integer division issued on ALU2.
  87 def ZnDivider : ProcResource<1>;
  88
  89 // 4 Cycles integer load-to use Latency is captured
  90 def : ReadAdvance<ReadAfterLd, 4>;
  91
  92 // 8 Cycles vector load-to use Latency is captured
  93 def : ReadAdvance<ReadAfterVecLd, 8>;
  94 def : ReadAdvance<ReadAfterVecXLd, 8>;
  95 def : ReadAdvance<ReadAfterVecYLd, 8>;
  96
  97 def : ReadAdvance<ReadInt2Fpu, 0>;
  98
  99 // The Integer PRF for Zen is 168 entries, and it holds the architectural and
 100 // speculative version of the 64-bit integer registers.
 101 // Reference: "Software Optimization Guide for AMD Family 17h Processors"
 102 def ZnIntegerPRF : RegisterFile<168, [GR64, CCR]>;
 103
 104 // 36 Entry (9x4 entries) floating-point Scheduler
 105 def ZnFPU     : ProcResGroup<[ZnFPU0, ZnFPU1, ZnFPU2, ZnFPU3]> {
 106 let BufferSize=36;
 107 }
 108
 109 // The Zen FP Retire Queue renames SIMD and FP uOps onto a pool of 160 128-bit
 110 // registers. Operations on 256-bit data types are cracked into two COPs.
 111 // Reference: "Software Optimization Guide for AMD Family 17h Processors"
 112 def ZnFpuPRF: RegisterFile<160, [VR64, VR128, VR256], [1, 1, 2]>;
 113
 114 // The unit can track up to 192 macro ops in-flight.
 115 // The retire unit handles in-order commit of up to 8 macro ops per cycle.
 116 // Reference: "Software Optimization Guide for AMD Family 17h Processors"
 117 // To be noted, the retire unit is shared between integer and FP ops.
 118 // In SMT mode it is 96 entry per thread. But, we do not use the conservative
 119 // value here because there is currently no way to fully mode the SMT mode,
 120 // so there is no point in trying.
 121 def ZnRCU : RetireControlUnit<192, 8>;
 122
 123 // FIXME: there are 72 read buffers and 44 write buffers.
 124
 125 // (a folded load is an instruction that loads and does some operation)
 126 // Ex: ADDPD xmm,[mem]-> This instruction has two micro-ops
 127 // Instructions with folded loads are usually micro-fused, so they only appear
 128 // as two micro-ops.
 129 //      a. load and
 130 //      b. addpd
 131 // This multiclass is for folded loads for integer units.
 132 multiclass ZnWriteResPair<X86FoldableSchedWrite SchedRW,
 133                           list<ProcResourceKind> ExePorts,
 134                           int Lat, list<int> Res = [], int UOps = 1,
 135                           int LoadLat = 4, int LoadUOps = 1> {
 136   // Register variant takes 1-cycle on Execution Port.
 137   def : WriteRes<SchedRW, ExePorts> {
 138     let Latency = Lat;
 139     let ResourceCycles = Res;
 140     let NumMicroOps = UOps;
 141   }
 142
 143   // Memory variant also uses a cycle on ZnAGU
 144   // adds LoadLat cycles to the latency (default = 4).
 145   def : WriteRes<SchedRW.Folded, !listconcat([ZnAGU], ExePorts)> {
 146     let Latency = !add(Lat, LoadLat);
 147     let ResourceCycles = !if(!empty(Res), [], !listconcat([1], Res));
 148     let NumMicroOps = !add(UOps, LoadUOps);
 149   }
 150 }
 151
 152 // This multiclass is for folded loads for floating point units.
 153 multiclass ZnWriteResFpuPair<X86FoldableSchedWrite SchedRW,
 154                           list<ProcResourceKind> ExePorts,
 155                           int Lat, list<int> Res = [], int UOps = 1,
 156                           int LoadLat = 7, int LoadUOps = 0> {
 157   // Register variant takes 1-cycle on Execution Port.
 158   def : WriteRes<SchedRW, ExePorts> {
 159     let Latency = Lat;
 160     let ResourceCycles = Res;
 161     let NumMicroOps = UOps;
 162   }
 163
 164   // Memory variant also uses a cycle on ZnAGU
 165   // adds LoadLat cycles to the latency (default = 7).
 166   def : WriteRes<SchedRW.Folded, !listconcat([ZnAGU], ExePorts)> {
 167     let Latency = !add(Lat, LoadLat);
 168     let ResourceCycles = !if(!empty(Res), [], !listconcat([1], Res));
 169     let NumMicroOps = !add(UOps, LoadUOps);
 170   }
 171 }
 172
 173 // WriteRMW is set for instructions with Memory write
 174 // operation in codegen
 175 def : WriteRes<WriteRMW, [ZnAGU]>;
 176
 177 def : WriteRes<WriteStore,   [ZnAGU]>;
 178 def : WriteRes<WriteStoreNT, [ZnAGU]>;
 179 def : WriteRes<WriteMove,    [ZnALU]>;
 180 def : WriteRes<WriteLoad,    [ZnAGU]> { let Latency = 8; }
 181
 182 // Model the effect of clobbering the read-write mask operand of the GATHER operation.
 183 // Does not cost anything by itself, only has latency, matching that of the WriteLoad,
 184 def : WriteRes<WriteVecMaskedGatherWriteback, []> { let Latency = 8; let NumMicroOps = 0; }
 185
 186 def : WriteRes<WriteZero,  []>;
 187 def : WriteRes<WriteLEA, [ZnALU]>;
 188 defm : ZnWriteResPair<WriteALU,   [ZnALU], 1>;
 189 defm : ZnWriteResPair<WriteADC,   [ZnALU], 1>;
 190
 191 defm : ZnWriteResPair<WriteIMul8,     [ZnALU1, ZnMultiplier], 4>;
 192 //defm : ZnWriteResPair<WriteIMul16,    [ZnALU1, ZnMultiplier], 4>;
 193 //defm : ZnWriteResPair<WriteIMul16Imm, [ZnALU1, ZnMultiplier], 4>;
 194 //defm : ZnWriteResPair<WriteIMul16Reg, [ZnALU1, ZnMultiplier], 4>;
 195 //defm : ZnWriteResPair<WriteIMul32,    [ZnALU1, ZnMultiplier], 4>;
 196 //defm : ZnWriteResPair<WriteIMul32Imm, [ZnALU1, ZnMultiplier], 4>;
 197 //defm : ZnWriteResPair<WriteIMul32Reg, [ZnALU1, ZnMultiplier], 4>;
 198 //defm : ZnWriteResPair<WriteIMul64,    [ZnALU1, ZnMultiplier], 4, [1,1], 2>;
 199 //defm : ZnWriteResPair<WriteIMul64Imm, [ZnALU1, ZnMultiplier], 4, [1,1], 2>;
 200 //defm : ZnWriteResPair<WriteIMul64Reg, [ZnALU1, ZnMultiplier], 4, [1,1], 2>;
 201
 202 defm : X86WriteRes<WriteBSWAP32, [ZnALU], 1, [4], 1>;
 203 defm : X86WriteRes<WriteBSWAP64, [ZnALU], 1, [4], 1>;
 204 defm : X86WriteRes<WriteCMPXCHG, [ZnALU], 1, [1], 1>;
 205 defm : X86WriteRes<WriteCMPXCHGRMW,[ZnALU,ZnAGU], 8, [1,1], 5>;
 206 defm : X86WriteRes<WriteXCHG, [ZnALU], 1, [2], 2>;
 207
 208 defm : ZnWriteResPair<WriteShift,    [ZnALU], 1>;
 209 defm : ZnWriteResPair<WriteShiftCL,  [ZnALU], 1>;
 210 defm : ZnWriteResPair<WriteRotate,   [ZnALU], 1>;
 211 defm : ZnWriteResPair<WriteRotateCL, [ZnALU], 1>;
 212
 213 defm : X86WriteRes<WriteSHDrri, [ZnALU], 1, [1], 1>;
 214 defm : X86WriteResUnsupported<WriteSHDrrcl>;
 215 defm : X86WriteResUnsupported<WriteSHDmri>;
 216 defm : X86WriteResUnsupported<WriteSHDmrcl>;
 217
 218 defm : ZnWriteResPair<WriteJump,  [ZnALU], 1>;
 219 defm : ZnWriteResFpuPair<WriteCRC32, [ZnFPU0], 3>;
 220
 221 defm : ZnWriteResPair<WriteCMOV,   [ZnALU], 1>;
 222 def  : WriteRes<WriteSETCC,  [ZnALU]>;
 223 def  : WriteRes<WriteSETCCStore,  [ZnALU, ZnAGU]>;
 224 defm : X86WriteRes<WriteLAHFSAHF, [ZnALU], 2, [1], 2>;
 225
 226 defm : X86WriteRes<WriteBitTest,         [ZnALU], 1, [1], 1>;
 227 defm : X86WriteRes<WriteBitTestImmLd,    [ZnALU,ZnAGU], 5, [1,1], 2>;
 228 defm : X86WriteRes<WriteBitTestRegLd,    [ZnALU,ZnAGU], 5, [1,1], 2>;
 229 defm : X86WriteRes<WriteBitTestSet,      [ZnALU], 2, [1], 2>;
 230 //defm : X86WriteRes<WriteBitTestSetImmLd, [ZnALU,ZnAGU], 5, [1,1], 2>;
 231 //defm : X86WriteRes<WriteBitTestSetRegLd, [ZnALU,ZnAGU], 5, [1,1], 2>;
 232
 233 // Bit counts.
 234 defm : ZnWriteResPair<WriteBSF, [ZnALU], 3>;
 235 defm : ZnWriteResPair<WriteBSR, [ZnALU], 3>;
 236 defm : ZnWriteResPair<WriteLZCNT,          [ZnALU], 2>;
 237 defm : ZnWriteResPair<WriteTZCNT,          [ZnALU], 2>;
 238 defm : ZnWriteResPair<WritePOPCNT,         [ZnALU], 1>;
 239
 240 // Treat misc copies as a move.
 241 def : InstRW<[WriteMove], (instrs COPY)>;
 242
 243 // BMI1 BEXTR/BLS, BMI2 BZHI
 244 defm : ZnWriteResPair<WriteBEXTR, [ZnALU], 1>;
 245 //defm : ZnWriteResPair<WriteBLS,   [ZnALU], 2>;
 246 defm : ZnWriteResPair<WriteBZHI,  [ZnALU], 1>;
 247
 248 // IDIV
 249 defm : ZnWriteResPair<WriteDiv8,   [ZnALU2, ZnDivider], 15, [1,15], 1>;
 250 defm : ZnWriteResPair<WriteDiv16,  [ZnALU2, ZnDivider], 17, [1,17], 2>;
 251 defm : ZnWriteResPair<WriteDiv32,  [ZnALU2, ZnDivider], 25, [1,25], 2>;
 252 defm : ZnWriteResPair<WriteDiv64,  [ZnALU2, ZnDivider], 41, [1,41], 2>;
 253 defm : ZnWriteResPair<WriteIDiv8,  [ZnALU2, ZnDivider], 15, [1,15], 1>;
 254 defm : ZnWriteResPair<WriteIDiv16, [ZnALU2, ZnDivider], 17, [1,17], 2>;
 255 defm : ZnWriteResPair<WriteIDiv32, [ZnALU2, ZnDivider], 25, [1,25], 2>;
 256 defm : ZnWriteResPair<WriteIDiv64, [ZnALU2, ZnDivider], 41, [1,41], 2>;
 257
 258 // IMULH
 259 def  : WriteRes<WriteIMulH, [ZnMultiplier]>{
 260   let Latency = 3;
 261   let NumMicroOps = 0;
 262 }
 263
 264 // Floating point operations
 265 defm : X86WriteRes<WriteFLoad,         [ZnAGU], 8, [1], 1>;
 266 defm : X86WriteRes<WriteFLoadX,        [ZnAGU], 8, [1], 1>;
 267 defm : X86WriteRes<WriteFLoadY,        [ZnAGU], 8, [1], 1>;
 268 defm : X86WriteRes<WriteFMaskedLoad,   [ZnAGU,ZnFPU01], 8, [1,1], 1>;
 269 defm : X86WriteRes<WriteFMaskedLoadY,  [ZnAGU,ZnFPU01], 8, [1,2], 2>;
 270 defm : X86WriteRes<WriteFStore,        [ZnAGU], 1, [1], 1>;
 271 defm : X86WriteRes<WriteFStoreX,       [ZnAGU], 1, [1], 1>;
 272 defm : X86WriteRes<WriteFStoreY,       [ZnAGU], 1, [1], 1>;
 273 defm : X86WriteRes<WriteFStoreNT,      [ZnAGU,ZnFPU2], 8, [1,1], 1>;
 274 defm : X86WriteRes<WriteFStoreNTX,     [ZnAGU], 1, [1], 1>;
 275 defm : X86WriteRes<WriteFStoreNTY,     [ZnAGU], 1, [1], 1>;
 276
 277 defm : X86WriteRes<WriteFMaskedStore32,  [ZnAGU,ZnFPU01], 4, [1,1], 1>;
 278 defm : X86WriteRes<WriteFMaskedStore32Y, [ZnAGU,ZnFPU01], 5, [1,2], 2>;
 279 defm : X86WriteRes<WriteFMaskedStore64,  [ZnAGU,ZnFPU01], 4, [1,1], 1>;
 280 defm : X86WriteRes<WriteFMaskedStore64Y, [ZnAGU,ZnFPU01], 5, [1,2], 2>;
 281
 282 defm : X86WriteRes<WriteFMove,         [ZnFPU], 1, [1], 1>;
 283 defm : X86WriteRes<WriteFMoveX,        [ZnFPU], 1, [1], 1>;
 284 defm : X86WriteRes<WriteFMoveY,        [ZnFPU], 1, [1], 1>;
 285
 286 defm : ZnWriteResFpuPair<WriteFAdd,      [ZnFPU0],  3>;
 287 defm : ZnWriteResFpuPair<WriteFAddX,     [ZnFPU0],  3>;
 288 defm : ZnWriteResFpuPair<WriteFAddY,     [ZnFPU0],  3>;
 289 defm : X86WriteResPairUnsupported<WriteFAddZ>;
 290 defm : ZnWriteResFpuPair<WriteFAdd64,    [ZnFPU0],  3>;
 291 defm : ZnWriteResFpuPair<WriteFAdd64X,   [ZnFPU0],  3>;
 292 defm : ZnWriteResFpuPair<WriteFAdd64Y,   [ZnFPU0],  3>;
 293 defm : X86WriteResPairUnsupported<WriteFAdd64Z>;
 294 defm : ZnWriteResFpuPair<WriteFCmp,      [ZnFPU0],  3>;
 295 defm : ZnWriteResFpuPair<WriteFCmpX,     [ZnFPU0],  3>;
 296 defm : ZnWriteResFpuPair<WriteFCmpY,     [ZnFPU0],  3>;
 297 defm : X86WriteResPairUnsupported<WriteFCmpZ>;
 298 defm : ZnWriteResFpuPair<WriteFCmp64,    [ZnFPU0],  3>;
 299 defm : ZnWriteResFpuPair<WriteFCmp64X,   [ZnFPU0],  3>;
 300 defm : ZnWriteResFpuPair<WriteFCmp64Y,   [ZnFPU0],  3>;
 301 defm : X86WriteResPairUnsupported<WriteFCmp64Z>;
 302 defm : ZnWriteResFpuPair<WriteFCom,      [ZnFPU0],  3>;
 303 defm : ZnWriteResFpuPair<WriteFComX,     [ZnFPU0],  3>;
 304 defm : ZnWriteResFpuPair<WriteFBlend,    [ZnFPU01], 1>;
 305 defm : ZnWriteResFpuPair<WriteFBlendY,   [ZnFPU01], 1>;
 306 defm : X86WriteResPairUnsupported<WriteFBlendZ>;
 307 defm : ZnWriteResFpuPair<WriteFVarBlend, [ZnFPU01], 1>;
 308 defm : ZnWriteResFpuPair<WriteFVarBlendY,[ZnFPU01], 1>;
 309 defm : X86WriteResPairUnsupported<WriteFVarBlendZ>;
 310 defm : ZnWriteResFpuPair<WriteVarBlend,  [ZnFPU0],  1>;
 311 defm : ZnWriteResFpuPair<WriteVarBlendY, [ZnFPU0],  1>;
 312 defm : X86WriteResPairUnsupported<WriteVarBlendZ>;
 313 defm : ZnWriteResFpuPair<WriteCvtSS2I,   [ZnFPU3],  5>;
 314 defm : ZnWriteResFpuPair<WriteCvtPS2I,   [ZnFPU3],  5>;
 315 defm : ZnWriteResFpuPair<WriteCvtPS2IY,  [ZnFPU3],  5>;
 316 defm : X86WriteResPairUnsupported<WriteCvtPS2IZ>;
 317 defm : ZnWriteResFpuPair<WriteCvtSD2I,   [ZnFPU3],  5>;
 318 defm : ZnWriteResFpuPair<WriteCvtPD2I,   [ZnFPU3],  5>;
 319 defm : ZnWriteResFpuPair<WriteCvtPD2IY,  [ZnFPU3],  5>;
 320 defm : X86WriteResPairUnsupported<WriteCvtPD2IZ>;
 321 defm : ZnWriteResFpuPair<WriteCvtI2SS,   [ZnFPU3],  5>;
 322 defm : ZnWriteResFpuPair<WriteCvtI2PS,   [ZnFPU3],  5>;
 323 defm : ZnWriteResFpuPair<WriteCvtI2PSY,  [ZnFPU3],  5>;
 324 defm : X86WriteResPairUnsupported<WriteCvtI2PSZ>;
 325 defm : ZnWriteResFpuPair<WriteCvtI2SD,   [ZnFPU3],  5>;
 326 defm : ZnWriteResFpuPair<WriteCvtI2PD,   [ZnFPU3],  5>;
 327 defm : ZnWriteResFpuPair<WriteCvtI2PDY,  [ZnFPU3],  5>;
 328 defm : X86WriteResPairUnsupported<WriteCvtI2PDZ>;
 329 defm : ZnWriteResFpuPair<WriteFDiv,      [ZnFPU3], 15>;
 330 defm : ZnWriteResFpuPair<WriteFDivX,     [ZnFPU3], 15>;
 331 //defm : ZnWriteResFpuPair<WriteFDivY,     [ZnFPU3], 15>;
 332 defm : X86WriteResPairUnsupported<WriteFDivZ>;
 333 defm : ZnWriteResFpuPair<WriteFDiv64,    [ZnFPU3], 15>;
 334 defm : ZnWriteResFpuPair<WriteFDiv64X,   [ZnFPU3], 15>;
 335 //defm : ZnWriteResFpuPair<WriteFDiv64Y,   [ZnFPU3], 15>;
 336 defm : X86WriteResPairUnsupported<WriteFDiv64Z>;
 337 defm : ZnWriteResFpuPair<WriteFSign,     [ZnFPU3],  2>;
 338 defm : ZnWriteResFpuPair<WriteFRnd,      [ZnFPU3],  4, [1], 1, 7, 1>; // FIXME: Should folds require 1 extra uops?
 339 defm : ZnWriteResFpuPair<WriteFRndY,     [ZnFPU3],  4, [1], 1, 7, 1>; // FIXME: Should folds require 1 extra uops?
 340 defm : X86WriteResPairUnsupported<WriteFRndZ>;
 341 defm : ZnWriteResFpuPair<WriteFLogic,    [ZnFPU],   1>;
 342 defm : ZnWriteResFpuPair<WriteFLogicY,   [ZnFPU],   1>;
 343 defm : X86WriteResPairUnsupported<WriteFLogicZ>;
 344 defm : ZnWriteResFpuPair<WriteFTest,     [ZnFPU],   1>;
 345 defm : ZnWriteResFpuPair<WriteFTestY,    [ZnFPU],   1>;
 346 defm : X86WriteResPairUnsupported<WriteFTestZ>;
 347 defm : ZnWriteResFpuPair<WriteFShuffle,  [ZnFPU12], 1>;
 348 defm : ZnWriteResFpuPair<WriteFShuffleY, [ZnFPU12], 1>;
 349 defm : X86WriteResPairUnsupported<WriteFShuffleZ>;
 350 defm : ZnWriteResFpuPair<WriteFVarShuffle, [ZnFPU12], 1>;
 351 defm : ZnWriteResFpuPair<WriteFVarShuffleY,[ZnFPU12], 1>;
 352 defm : X86WriteResPairUnsupported<WriteFVarShuffleZ>;
 353 defm : ZnWriteResFpuPair<WriteFMul,      [ZnFPU01], 3, [1], 1, 7, 1>;
 354 defm : ZnWriteResFpuPair<WriteFMulX,     [ZnFPU01], 3, [1], 1, 7, 1>;
 355 defm : ZnWriteResFpuPair<WriteFMulY,     [ZnFPU01], 4, [1], 1, 7, 1>;
 356 defm : X86WriteResPairUnsupported<WriteFMulZ>;
 357 defm : ZnWriteResFpuPair<WriteFMul64,    [ZnFPU01], 3, [1], 1, 7, 1>;
 358 defm : ZnWriteResFpuPair<WriteFMul64X,   [ZnFPU01], 3, [1], 1, 7, 1>;
 359 defm : ZnWriteResFpuPair<WriteFMul64Y,   [ZnFPU01], 4, [1], 1, 7, 1>;
 360 defm : X86WriteResPairUnsupported<WriteFMul64Z>;
 361 defm : ZnWriteResFpuPair<WriteFMA,       [ZnFPU03], 5>;
 362 defm : ZnWriteResFpuPair<WriteFMAX,      [ZnFPU03], 5>;
 363 defm : ZnWriteResFpuPair<WriteFMAY,      [ZnFPU03], 5>;
 364 defm : X86WriteResPairUnsupported<WriteFMAZ>;
 365 defm : ZnWriteResFpuPair<WriteFRcp,      [ZnFPU01], 5>;
 366 defm : ZnWriteResFpuPair<WriteFRcpX,     [ZnFPU01], 5>;
 367 defm : ZnWriteResFpuPair<WriteFRcpY,     [ZnFPU01], 5, [1], 1, 7, 2>;
 368 defm : X86WriteResPairUnsupported<WriteFRcpZ>;
 369 //defm : ZnWriteResFpuPair<WriteFRsqrt,    [ZnFPU02], 5>;
 370 defm : ZnWriteResFpuPair<WriteFRsqrtX,   [ZnFPU01], 5, [1], 1, 7, 1>;
 371 //defm : ZnWriteResFpuPair<WriteFRsqrtY,   [ZnFPU01], 5, [2], 2>;
 372 defm : X86WriteResPairUnsupported<WriteFRsqrtZ>;
 373 defm : ZnWriteResFpuPair<WriteFSqrt,     [ZnFPU3], 20, [20]>;
 374 defm : ZnWriteResFpuPair<WriteFSqrtX,    [ZnFPU3], 20, [20]>;
 375 defm : ZnWriteResFpuPair<WriteFSqrtY,    [ZnFPU3], 28, [28], 1, 7, 1>;
 376 defm : X86WriteResPairUnsupported<WriteFSqrtZ>;
 377 defm : ZnWriteResFpuPair<WriteFSqrt64,   [ZnFPU3], 20, [20]>;
 378 defm : ZnWriteResFpuPair<WriteFSqrt64X,  [ZnFPU3], 20, [20]>;
 379 defm : ZnWriteResFpuPair<WriteFSqrt64Y,  [ZnFPU3], 40, [40], 1, 7, 1>;
 380 defm : X86WriteResPairUnsupported<WriteFSqrt64Z>;
 381 defm : ZnWriteResFpuPair<WriteFSqrt80,   [ZnFPU3], 20, [20]>;
 382
 383 // Vector integer operations which uses FPU units
 384 defm : X86WriteRes<WriteVecLoad,         [ZnAGU], 8, [1], 1>;
 385 defm : X86WriteRes<WriteVecLoadX,        [ZnAGU], 8, [1], 1>;
 386 defm : X86WriteRes<WriteVecLoadY,        [ZnAGU], 8, [1], 1>;
 387 defm : X86WriteRes<WriteVecLoadNT,       [ZnAGU], 8, [1], 1>;
 388 defm : X86WriteRes<WriteVecLoadNTY,      [ZnAGU], 8, [1], 1>;
 389 defm : X86WriteRes<WriteVecMaskedLoad,   [ZnAGU,ZnFPU01], 8, [1,2], 2>;
 390 defm : X86WriteRes<WriteVecMaskedLoadY,  [ZnAGU,ZnFPU01], 9, [1,3], 2>;
 391 defm : X86WriteRes<WriteVecStore,        [ZnAGU], 1, [1], 1>;
 392 defm : X86WriteRes<WriteVecStoreX,       [ZnAGU], 1, [1], 1>;
 393 defm : X86WriteRes<WriteVecStoreY,       [ZnAGU], 1, [1], 1>;
 394 defm : X86WriteRes<WriteVecStoreNT,      [ZnAGU], 1, [1], 1>;
 395 defm : X86WriteRes<WriteVecStoreNTY,     [ZnAGU], 1, [1], 1>;
 396 defm : X86WriteRes<WriteVecMaskedStore32,  [ZnAGU,ZnFPU01], 4, [1,1], 1>;
 397 defm : X86WriteRes<WriteVecMaskedStore32Y, [ZnAGU,ZnFPU01], 5, [1,2], 2>;
 398 defm : X86WriteRes<WriteVecMaskedStore64,  [ZnAGU,ZnFPU01], 4, [1,1], 1>;
 399 defm : X86WriteRes<WriteVecMaskedStore64Y, [ZnAGU,ZnFPU01], 5, [1,2], 2>;
 400 defm : X86WriteRes<WriteVecMove,         [ZnFPU], 1, [1], 1>;
 401 defm : X86WriteRes<WriteVecMoveX,        [ZnFPU], 1, [1], 1>;
 402 defm : X86WriteRes<WriteVecMoveY,        [ZnFPU], 2, [1], 2>;
 403 defm : X86WriteRes<WriteVecMoveToGpr,    [ZnFPU2], 2, [1], 1>;
 404 defm : X86WriteRes<WriteVecMoveFromGpr,  [ZnFPU2], 3, [1], 1>;
 405 defm : X86WriteRes<WriteEMMS,            [ZnFPU], 2, [1], 1>;
 406
 407 defm : ZnWriteResFpuPair<WriteVecShift,   [ZnFPU],   1>;
 408 defm : ZnWriteResFpuPair<WriteVecShiftX,  [ZnFPU2],  1>;
 409 defm : ZnWriteResFpuPair<WriteVecShiftY,  [ZnFPU2],  2>;
 410 defm : X86WriteResPairUnsupported<WriteVecShiftZ>;
 411 defm : ZnWriteResFpuPair<WriteVecShiftImm,  [ZnFPU], 1>;
 412 defm : ZnWriteResFpuPair<WriteVecShiftImmX, [ZnFPU], 1>;
 413 defm : ZnWriteResFpuPair<WriteVecShiftImmY, [ZnFPU], 1>;
 414 defm : X86WriteResPairUnsupported<WriteVecShiftImmZ>;
 415 defm : ZnWriteResFpuPair<WriteVecLogic,   [ZnFPU],   1>;
 416 defm : ZnWriteResFpuPair<WriteVecLogicX,  [ZnFPU],   1>;
 417 defm : ZnWriteResFpuPair<WriteVecLogicY,  [ZnFPU],   1>;
 418 defm : X86WriteResPairUnsupported<WriteVecLogicZ>;
 419 defm : ZnWriteResFpuPair<WriteVecTest,    [ZnFPU12], 1, [2], 1, 7, 1>;
 420 defm : ZnWriteResFpuPair<WriteVecTestY,   [ZnFPU12], 1, [2], 1, 7, 1>;
 421 defm : X86WriteResPairUnsupported<WriteVecTestZ>;
 422 defm : ZnWriteResFpuPair<WriteVecALU,     [ZnFPU],   1>;
 423 defm : ZnWriteResFpuPair<WriteVecALUX,    [ZnFPU],   1>;
 424 defm : ZnWriteResFpuPair<WriteVecALUY,    [ZnFPU],   1>;
 425 defm : X86WriteResPairUnsupported<WriteVecALUZ>;
 426 defm : ZnWriteResFpuPair<WriteVecIMul,    [ZnFPU0],  4>;
 427 defm : ZnWriteResFpuPair<WriteVecIMulX,   [ZnFPU0],  4>;
 428 defm : ZnWriteResFpuPair<WriteVecIMulY,   [ZnFPU0],  4>;
 429 defm : X86WriteResPairUnsupported<WriteVecIMulZ>;
 430 defm : ZnWriteResFpuPair<WritePMULLD,     [ZnFPU0],  4, [1], 1, 7, 1>; // FIXME
 431 defm : ZnWriteResFpuPair<WritePMULLDY,    [ZnFPU0],  5, [2], 1, 7, 1>; // FIXME
 432 defm : X86WriteResPairUnsupported<WritePMULLDZ>;
 433 defm : ZnWriteResFpuPair<WriteShuffle,    [ZnFPU],   1>;
 434 defm : ZnWriteResFpuPair<WriteShuffleX,   [ZnFPU],   1>;
 435 defm : ZnWriteResFpuPair<WriteShuffleY,   [ZnFPU],   1>;
 436 defm : X86WriteResPairUnsupported<WriteShuffleZ>;
 437 defm : ZnWriteResFpuPair<WriteVarShuffle, [ZnFPU],   1>;
 438 defm : ZnWriteResFpuPair<WriteVarShuffleX,[ZnFPU],   1>;
 439 defm : ZnWriteResFpuPair<WriteVarShuffleY,[ZnFPU],   1>;
 440 defm : X86WriteResPairUnsupported<WriteVarShuffleZ>;
 441 defm : ZnWriteResFpuPair<WriteBlend,      [ZnFPU01], 1>;
 442 defm : ZnWriteResFpuPair<WriteBlendY,     [ZnFPU01], 1>;
 443 defm : X86WriteResPairUnsupported<WriteBlendZ>;
 444 defm : ZnWriteResFpuPair<WriteShuffle256, [ZnFPU],   2>;
 445 defm : ZnWriteResFpuPair<WriteVPMOV256,   [ZnFPU12],  1, [1], 2>;
 446 defm : ZnWriteResFpuPair<WriteVarShuffle256, [ZnFPU],   2>;
 447 defm : ZnWriteResFpuPair<WritePSADBW,     [ZnFPU0],  3>;
 448 defm : ZnWriteResFpuPair<WritePSADBWX,    [ZnFPU0],  3>;
 449 defm : ZnWriteResFpuPair<WritePSADBWY,    [ZnFPU0],  3>;
 450 defm : X86WriteResPairUnsupported<WritePSADBWZ>;
 451 defm : ZnWriteResFpuPair<WritePHMINPOS,   [ZnFPU0],  4>;
 452
 453 // Vector Shift Operations
 454 defm : ZnWriteResFpuPair<WriteVarVecShift,  [ZnFPU12], 1>;
 455 defm : ZnWriteResFpuPair<WriteVarVecShiftY, [ZnFPU12], 1>;
 456 defm : X86WriteResPairUnsupported<WriteVarVecShiftZ>;
 457
 458 // Vector insert/extract operations.
 459 defm : ZnWriteResFpuPair<WriteVecInsert,   [ZnFPU],   1>;
 460
 461 def : WriteRes<WriteVecExtract, [ZnFPU12, ZnFPU2]> {
 462   let Latency = 2;
 463   let ResourceCycles = [1, 2];
 464 }
 465 def : WriteRes<WriteVecExtractSt, [ZnAGU, ZnFPU12, ZnFPU2]> {
 466   let Latency = 5;
 467   let NumMicroOps = 2;
 468   let ResourceCycles = [1, 2, 3];
 469 }
 470
 471 // MOVMSK Instructions.
 472 def : WriteRes<WriteFMOVMSK, [ZnFPU2]>;
 473 def : WriteRes<WriteMMXMOVMSK, [ZnFPU2]>;
 474 def : WriteRes<WriteVecMOVMSK, [ZnFPU2]>;
 475
 476 def : WriteRes<WriteVecMOVMSKY, [ZnFPU2]> {
 477   let NumMicroOps = 2;
 478   let Latency = 2;
 479   let ResourceCycles = [2];
 480 }
 481
 482 // AES Instructions.
 483 defm : ZnWriteResFpuPair<WriteAESDecEnc, [ZnFPU01], 4>;
 484 defm : ZnWriteResFpuPair<WriteAESIMC,    [ZnFPU01], 4>;
 485 defm : ZnWriteResFpuPair<WriteAESKeyGen, [ZnFPU01], 4>;
 486
 487 def : WriteRes<WriteFence,  [ZnAGU]>;
 488 def : WriteRes<WriteNop, []>;
 489
 490 // Following instructions with latency=100 are microcoded.
 491 // We set long latency so as to block the entire pipeline.
 492 defm : ZnWriteResFpuPair<WriteFShuffle256, [ZnFPU], 100>;
 493 defm : ZnWriteResFpuPair<WriteFVarShuffle256, [ZnFPU], 100>;
 494
 495 // Microcoded Instructions
 496 def ZnWriteMicrocoded : SchedWriteRes<[]> {
 497   let Latency = 100;
 498 }
 499
 500 def : SchedAlias<WriteMicrocoded, ZnWriteMicrocoded>;
 501 def : SchedAlias<WriteFCMOV, ZnWriteMicrocoded>;
 502 def : SchedAlias<WriteSystem, ZnWriteMicrocoded>;
 503 def : SchedAlias<WriteMPSAD, ZnWriteMicrocoded>;
 504 def : SchedAlias<WriteMPSADY, ZnWriteMicrocoded>;
 505 def : SchedAlias<WriteMPSADLd, ZnWriteMicrocoded>;
 506 def : SchedAlias<WriteMPSADYLd, ZnWriteMicrocoded>;
 507 def : SchedAlias<WriteCLMul, ZnWriteMicrocoded>;
 508 def : SchedAlias<WriteCLMulLd, ZnWriteMicrocoded>;
 509 def : SchedAlias<WritePCmpIStrM, ZnWriteMicrocoded>;
 510 def : SchedAlias<WritePCmpIStrMLd, ZnWriteMicrocoded>;
 511 def : SchedAlias<WritePCmpEStrI, ZnWriteMicrocoded>;
 512 def : SchedAlias<WritePCmpEStrILd, ZnWriteMicrocoded>;
 513 def : SchedAlias<WritePCmpEStrM, ZnWriteMicrocoded>;
 514 def : SchedAlias<WritePCmpEStrMLd, ZnWriteMicrocoded>;
 515 def : SchedAlias<WritePCmpIStrI, ZnWriteMicrocoded>;
 516 def : SchedAlias<WritePCmpIStrILd, ZnWriteMicrocoded>;
 517 def : SchedAlias<WriteLDMXCSR, ZnWriteMicrocoded>;
 518 def : SchedAlias<WriteSTMXCSR, ZnWriteMicrocoded>;
 519
 520 //=== Regex based InstRW ===//
 521 // Notation:
 522 // - r: register.
 523 // - m = memory.
 524 // - i = immediate
 525 // - mm: 64 bit mmx register.
 526 // - x = 128 bit xmm register.
 527 // - (x)mm = mmx or xmm register.
 528 // - y = 256 bit ymm register.
 529 // - v = any vector register.
 530
 531 //=== Integer Instructions ===//
 532 //-- Move instructions --//
 533 // MOV.
 534 // r16,m.
 535 def : InstRW<[WriteALULd, ReadAfterLd], (instrs MOV16rm)>;
 536
 537 // MOVSX, MOVZX.
 538 // r,m.
 539 def : InstRW<[WriteLoad], (instregex "MOV(S|Z)X32rm(8|16)")>;
 540
 541 // XCHG.
 542 // r,m.
 543 def ZnWriteXCHGrm : SchedWriteRes<[ZnAGU, ZnALU]> {
 544   let Latency = 5;
 545   let NumMicroOps = 2;
 546 }
 547 def : InstRW<[ZnWriteXCHGrm, ReadAfterLd], (instregex "XCHG(8|16|32|64)rm")>;
 548
 549 def : InstRW<[WriteMicrocoded], (instrs XLAT)>;
 550
 551 // POP16.
 552 // r.
 553 def ZnWritePop16r : SchedWriteRes<[ZnAGU]>{
 554   let Latency = 5;
 555   let NumMicroOps = 2;
 556 }
 557 def : InstRW<[ZnWritePop16r], (instrs POP16rmm)>;
 558 def : InstRW<[WriteMicrocoded], (instregex "POPF(16|32)")>;
 559 def : InstRW<[WriteMicrocoded], (instregex "POPA(16|32)")>;
 560
 561
 562 // PUSH.
 563 // r. Has default values.
 564 // m.
 565 def ZnWritePUSH : SchedWriteRes<[ZnAGU]>{
 566   let Latency = 4;
 567 }
 568 def : InstRW<[ZnWritePUSH], (instregex "PUSH(16|32)rmm")>;
 569
 570 //PUSHF
 571 def : InstRW<[WriteMicrocoded], (instregex "PUSHF(16|32)")>;
 572
 573 // PUSHA.
 574 def ZnWritePushA : SchedWriteRes<[ZnAGU]> {
 575   let Latency = 8;
 576 }
 577 def : InstRW<[ZnWritePushA], (instregex "PUSHA(16|32)")>;
 578
 579 //LAHF
 580 def : InstRW<[WriteMicrocoded], (instrs LAHF)>;
 581
 582 // MOVBE.
 583 // r,m.
 584 def ZnWriteMOVBE : SchedWriteRes<[ZnAGU, ZnALU]> {
 585   let Latency = 5;
 586 }
 587 def : InstRW<[ZnWriteMOVBE, ReadAfterLd], (instregex "MOVBE(16|32|64)rm")>;
 588
 589 // m16,r16.
 590 def : InstRW<[ZnWriteMOVBE], (instregex "MOVBE(16|32|64)mr")>;
 591
 592 //-- Arithmetic instructions --//
 593
 594 // ADD SUB.
 595 // m,r/i.
 596 def : InstRW<[WriteALULd], (instregex "(ADD|SUB)(8|16|32|64)m(r|i)",
 597                           "(ADD|SUB)(8|16|32|64)mi8",
 598                           "(ADD|SUB)64mi32")>;
 599
 600 // ADC SBB.
 601 // m,r/i.
 602 def : InstRW<[WriteALULd],
 603              (instregex "(ADC|SBB)(8|16|32|64)m(r|i)",
 604               "(ADC|SBB)(16|32|64)mi8",
 605               "(ADC|SBB)64mi32")>;
 606
 607 // INC DEC NOT NEG.
 608 // m.
 609 def : InstRW<[WriteALULd],
 610              (instregex "(INC|DEC|NOT|NEG)(8|16|32|64)m")>;
 611
 612 // MUL IMUL.
 613 // r16.
 614 def ZnWriteMul16 : SchedWriteRes<[ZnALU1, ZnMultiplier]> {
 615   let Latency = 3;
 616 }
 617 def : SchedAlias<WriteIMul16, ZnWriteMul16>;
 618 def : SchedAlias<WriteIMul16Imm, ZnWriteMul16>; // TODO: is this right?
 619 def : SchedAlias<WriteIMul16Reg, ZnWriteMul16>; // TODO: is this right?
 620 def : SchedAlias<WriteIMul16ImmLd, ZnWriteMul16>; // TODO: this is definitely wrong but matches what the instregex did.
 621 def : SchedAlias<WriteIMul16RegLd, ZnWriteMul16>; // TODO: this is definitely wrong but matches what the instregex did.
 622
 623 // m16.
 624 def ZnWriteMul16Ld : SchedWriteRes<[ZnAGU, ZnALU1, ZnMultiplier]> {
 625   let Latency = 8;
 626 }
 627 def : SchedAlias<WriteIMul16Ld, ZnWriteMul16Ld>;
 628
 629 // r32.
 630 def ZnWriteMul32 : SchedWriteRes<[ZnALU1, ZnMultiplier]> {
 631   let Latency = 3;
 632 }
 633 def : SchedAlias<WriteIMul32, ZnWriteMul32>;
 634 def : SchedAlias<WriteIMul32Imm, ZnWriteMul32>; // TODO: is this right?
 635 def : SchedAlias<WriteIMul32Reg, ZnWriteMul32>; // TODO: is this right?
 636 def : SchedAlias<WriteIMul32ImmLd, ZnWriteMul32>; // TODO: this is definitely wrong but matches what the instregex did.
 637 def : SchedAlias<WriteIMul32RegLd, ZnWriteMul32>; // TODO: this is definitely wrong but matches what the instregex did.
 638
 639 // m32.
 640 def ZnWriteMul32Ld : SchedWriteRes<[ZnAGU, ZnALU1, ZnMultiplier]> {
 641   let Latency = 8;
 642 }
 643 def : SchedAlias<WriteIMul32Ld, ZnWriteMul32Ld>;
 644
 645 // r64.
 646 def ZnWriteMul64 : SchedWriteRes<[ZnALU1, ZnMultiplier]> {
 647   let Latency = 4;
 648   let NumMicroOps = 2;
 649 }
 650 def : SchedAlias<WriteIMul64, ZnWriteMul64>;
 651 def : SchedAlias<WriteIMul64Imm, ZnWriteMul64>; // TODO: is this right?
 652 def : SchedAlias<WriteIMul64Reg, ZnWriteMul64>; // TODO: is this right?
 653 def : SchedAlias<WriteIMul64ImmLd, ZnWriteMul64>; // TODO: this is definitely wrong but matches what the instregex did.
 654 def : SchedAlias<WriteIMul64RegLd, ZnWriteMul64>; // TODO: this is definitely wrong but matches what the instregex did.
 655
 656 // m64.
 657 def ZnWriteMul64Ld : SchedWriteRes<[ZnAGU, ZnALU1, ZnMultiplier]> {
 658   let Latency = 9;
 659   let NumMicroOps = 2;
 660 }
 661 def : SchedAlias<WriteIMul64Ld, ZnWriteMul64Ld>;
 662
 663 // MULX
 664 // Numbers are based on the AMD SOG for Family 17h - Instruction Latencies.
 665 defm : ZnWriteResPair<WriteMULX32, [ZnALU1, ZnMultiplier], 3, [1, 1], 1, 5, 0>;
 666 defm : ZnWriteResPair<WriteMULX64, [ZnALU1, ZnMultiplier], 3, [1, 1], 1, 5, 0>;
 667
 668 //-- Control transfer instructions --//
 669
 670 // J(E|R)CXZ.
 671 def ZnWriteJCXZ : SchedWriteRes<[ZnALU03]>;
 672 def : InstRW<[ZnWriteJCXZ], (instrs JCXZ, JECXZ, JRCXZ)>;
 673
 674 // INTO
 675 def : InstRW<[WriteMicrocoded], (instrs INTO)>;
 676
 677 // LOOP.
 678 def ZnWriteLOOP : SchedWriteRes<[ZnALU03]>;
 679 def : InstRW<[ZnWriteLOOP], (instrs LOOP)>;
 680
 681 // LOOP(N)E, LOOP(N)Z
 682 def ZnWriteLOOPE : SchedWriteRes<[ZnALU03]>;
 683 def : InstRW<[ZnWriteLOOPE], (instrs LOOPE, LOOPNE)>;
 684
 685 // CALL.
 686 // r.
 687 def ZnWriteCALLr : SchedWriteRes<[ZnAGU, ZnALU03]>;
 688 def : InstRW<[ZnWriteCALLr], (instregex "CALL(16|32)r")>;
 689
 690 def : InstRW<[WriteMicrocoded], (instregex "CALL(16|32)m")>;
 691
 692 // RET.
 693 def ZnWriteRET : SchedWriteRes<[ZnALU03]> {
 694   let NumMicroOps = 2;
 695 }
 696 def : InstRW<[ZnWriteRET], (instregex "RET(L|Q|W)", "LRET(L|Q|W)",
 697                             "IRET(16|32|64)")>;
 698
 699 //-- Logic instructions --//
 700
 701 // AND OR XOR.
 702 // m,r/i.
 703 def : InstRW<[WriteALULd],
 704              (instregex "(AND|OR|XOR)(8|16|32|64)m(r|i)",
 705               "(AND|OR|XOR)(8|16|32|64)mi8", "(AND|OR|XOR)64mi32")>;
 706
 707 // Define ALU latency variants
 708 def ZnWriteALULat2 : SchedWriteRes<[ZnALU]> {
 709   let Latency = 2;
 710 }
 711 def ZnWriteALULat2Ld : SchedWriteRes<[ZnAGU, ZnALU]> {
 712   let Latency = 6;
 713 }
 714
 715 // BTR BTS BTC.
 716 // m,r,i.
 717 def ZnWriteBTRSCm : SchedWriteRes<[ZnAGU, ZnALU]> {
 718   let Latency = 6;
 719   let NumMicroOps = 2;
 720 }
 721 // m,r,i.
 722 def : SchedAlias<WriteBitTestSetImmRMW, ZnWriteBTRSCm>;
 723 def : SchedAlias<WriteBitTestSetRegRMW, ZnWriteBTRSCm>;
 724
 725 // BLSI BLSMSK BLSR.
 726 // r,r.
 727 def : SchedAlias<WriteBLS, ZnWriteALULat2>;
 728 // r,m.
 729 def : SchedAlias<WriteBLSLd, ZnWriteALULat2Ld>;
 730
 731 // CLD STD.
 732 def : InstRW<[WriteALU], (instrs STD, CLD)>;
 733
 734 // PDEP PEXT.
 735 // r,r,r.
 736 def : InstRW<[WriteMicrocoded], (instregex "PDEP(32|64)rr", "PEXT(32|64)rr")>;
 737 // r,r,m.
 738 def : InstRW<[WriteMicrocoded], (instregex "PDEP(32|64)rm", "PEXT(32|64)rm")>;
 739
 740 // RCR RCL.
 741 // m,i.
 742 def : InstRW<[WriteMicrocoded], (instregex "RC(R|L)(8|16|32|64)m(1|i|CL)")>;
 743
 744 // SHR SHL SAR.
 745 // m,i.
 746 def : InstRW<[WriteShiftLd], (instregex "S(A|H)(R|L)(8|16|32|64)m(i|1)")>;
 747
 748 // SHRD SHLD.
 749 // m,r
 750 def : InstRW<[WriteShiftLd], (instregex "SH(R|L)D(16|32|64)mri8")>;
 751
 752 // r,r,cl.
 753 def : InstRW<[WriteMicrocoded], (instregex "SH(R|L)D(16|32|64)rrCL")>;
 754
 755 // m,r,cl.
 756 def : InstRW<[WriteMicrocoded], (instregex "SH(R|L)D(16|32|64)mrCL")>;
 757
 758 //-- Misc instructions --//
 759 // CMPXCHG8B.
 760 def ZnWriteCMPXCHG8B : SchedWriteRes<[ZnAGU, ZnALU]> {
 761   let NumMicroOps = 18;
 762 }
 763 def : InstRW<[ZnWriteCMPXCHG8B], (instrs CMPXCHG8B)>;
 764
 765 def : InstRW<[WriteMicrocoded], (instrs CMPXCHG16B)>;
 766
 767 // LEAVE
 768 def ZnWriteLEAVE : SchedWriteRes<[ZnALU, ZnAGU]> {
 769   let Latency = 8;
 770   let NumMicroOps = 2;
 771 }
 772 def : InstRW<[ZnWriteLEAVE], (instregex "LEAVE")>;
 773
 774 // PAUSE.
 775 def : InstRW<[WriteMicrocoded], (instrs PAUSE)>;
 776
 777 // RDTSC.
 778 def : InstRW<[WriteMicrocoded], (instregex "RDTSC")>;
 779
 780 // RDPMC.
 781 def : InstRW<[WriteMicrocoded], (instrs RDPMC)>;
 782
 783 // RDRAND.
 784 def : InstRW<[WriteMicrocoded], (instrs RDRAND16r, RDRAND32r, RDRAND64r)>;
 785
 786 // XGETBV.
 787 def : InstRW<[WriteMicrocoded], (instrs XGETBV)>;
 788
 789 //-- String instructions --//
 790 // CMPS.
 791 def : InstRW<[WriteMicrocoded], (instregex "CMPS(B|L|Q|W)")>;
 792
 793 // LODSB/W.
 794 def : InstRW<[WriteMicrocoded], (instregex "LODS(B|W)")>;
 795
 796 // LODSD/Q.
 797 def : InstRW<[WriteMicrocoded], (instregex "LODS(L|Q)")>;
 798
 799 // MOVS.
 800 def : InstRW<[WriteMicrocoded], (instregex "MOVS(B|L|Q|W)")>;
 801
 802 // SCAS.
 803 def : InstRW<[WriteMicrocoded], (instregex "SCAS(B|W|L|Q)")>;
 804
 805 // STOS
 806 def : InstRW<[WriteMicrocoded], (instregex "STOS(B|L|Q|W)")>;
 807
 808 // XADD.
 809 def ZnXADD : SchedWriteRes<[ZnALU]>;
 810 def : InstRW<[ZnXADD], (instregex "XADD(8|16|32|64)rr")>;
 811 def : InstRW<[WriteMicrocoded], (instregex "XADD(8|16|32|64)rm")>;
 812
 813 //=== Floating Point x87 Instructions ===//
 814 //-- Move instructions --//
 815
 816 def ZnWriteFLDr : SchedWriteRes<[ZnFPU13]> ;
 817
 818 def ZnWriteSTr: SchedWriteRes<[ZnFPU23]> {
 819   let Latency = 5;
 820   let NumMicroOps = 2;
 821 }
 822
 823 // LD_F.
 824 // r.
 825 def : InstRW<[ZnWriteFLDr], (instrs LD_Frr)>;
 826
 827 // m.
 828 def ZnWriteLD_F80m : SchedWriteRes<[ZnAGU, ZnFPU13]> {
 829   let NumMicroOps = 2;
 830 }
 831 def : InstRW<[ZnWriteLD_F80m], (instrs LD_F80m)>;
 832
 833 // FBLD.
 834 def : InstRW<[WriteMicrocoded], (instrs FBLDm)>;
 835
 836 // FST(P).
 837 // r.
 838 def : InstRW<[ZnWriteSTr], (instregex "ST_(F|FP)rr")>;
 839
 840 // m80.
 841 def ZnWriteST_FP80m : SchedWriteRes<[ZnAGU, ZnFPU23]> {
 842   let Latency = 5;
 843 }
 844 def : InstRW<[ZnWriteST_FP80m], (instrs ST_FP80m)>;
 845
 846 // FBSTP.
 847 // m80.
 848 def : InstRW<[WriteMicrocoded], (instrs FBSTPm)>;
 849
 850 def ZnWriteFXCH : SchedWriteRes<[ZnFPU]>;
 851
 852 // FXCHG.
 853 def : InstRW<[ZnWriteFXCH], (instrs XCH_F)>;
 854
 855 // FILD.
 856 def ZnWriteFILD : SchedWriteRes<[ZnAGU, ZnFPU3]> {
 857   let Latency = 11;
 858   let NumMicroOps = 2;
 859 }
 860 def : InstRW<[ZnWriteFILD], (instregex "ILD_F(16|32|64)m")>;
 861
 862 // FIST(P) FISTTP.
 863 def ZnWriteFIST : SchedWriteRes<[ZnAGU, ZnFPU23]> {
 864   let Latency = 12;
 865 }
 866 def : InstRW<[ZnWriteFIST], (instregex "IS(T|TT)_(F|FP)(16|32|64)m")>;
 867
 868 def ZnWriteFPU13 : SchedWriteRes<[ZnAGU, ZnFPU13]> {
 869   let Latency = 8;
 870 }
 871
 872 def ZnWriteFPU3 : SchedWriteRes<[ZnAGU, ZnFPU3]> {
 873   let Latency = 11;
 874 }
 875
 876 // FLDZ.
 877 def : SchedAlias<WriteFLD0, ZnWriteFPU13>;
 878
 879 // FLD1.
 880 def : SchedAlias<WriteFLD1, ZnWriteFPU3>;
 881
 882 // FLDPI FLDL2E etc.
 883 def : SchedAlias<WriteFLDC, ZnWriteFPU3>;
 884
 885 // FNSTSW.
 886 // AX.
 887 def : InstRW<[WriteMicrocoded], (instrs FNSTSW16r)>;
 888
 889 // m16.
 890 def : InstRW<[WriteMicrocoded], (instrs FNSTSWm)>;
 891
 892 // FLDCW.
 893 def : InstRW<[WriteMicrocoded], (instrs FLDCW16m)>;
 894
 895 // FNSTCW.
 896 def : InstRW<[WriteMicrocoded], (instrs FNSTCW16m)>;
 897
 898 // FINCSTP FDECSTP.
 899 def : InstRW<[ZnWriteFPU3], (instrs FINCSTP, FDECSTP)>;
 900
 901 // FFREE.
 902 def : InstRW<[ZnWriteFPU3], (instregex "FFREE")>;
 903
 904 // FNSAVE.
 905 def : InstRW<[WriteMicrocoded], (instrs FSAVEm)>;
 906
 907 // FRSTOR.
 908 def : InstRW<[WriteMicrocoded], (instrs FRSTORm)>;
 909
 910 //-- Arithmetic instructions --//
 911
 912 def ZnWriteFPU3Lat1 : SchedWriteRes<[ZnFPU3]> ;
 913
 914 def ZnWriteFPU0Lat1 : SchedWriteRes<[ZnFPU0]> ;
 915
 916 def ZnWriteFPU0Lat1Ld : SchedWriteRes<[ZnAGU, ZnFPU0]> {
 917   let Latency = 8;
 918 }
 919
 920 // FCHS.
 921 def : InstRW<[ZnWriteFPU3Lat1], (instregex "CHS_F")>;
 922
 923 // FCOM(P) FUCOM(P).
 924 // r.
 925 def : InstRW<[ZnWriteFPU0Lat1], (instregex "COM(P?)_FST0r", "UCOM_F(P?)r")>;
 926 // m.
 927 def : InstRW<[ZnWriteFPU0Lat1Ld], (instregex "FCOM(P?)(32|64)m")>;
 928
 929 // FCOMPP FUCOMPP.
 930 // r.
 931 def : InstRW<[ZnWriteFPU0Lat1], (instrs FCOMPP, UCOM_FPPr)>;
 932
 933 def ZnWriteFPU02 : SchedWriteRes<[ZnAGU, ZnFPU02]>
 934 {
 935   let Latency = 9;
 936 }
 937
 938 // FCOMI(P) FUCOMI(P).
 939 // m.
 940 def : InstRW<[ZnWriteFPU02], (instrs COM_FIPr, COM_FIr, UCOM_FIPr, UCOM_FIr)>;
 941
 942 def ZnWriteFPU03 : SchedWriteRes<[ZnAGU, ZnFPU03]>
 943 {
 944   let Latency = 12;
 945   let NumMicroOps = 2;
 946   let ResourceCycles = [1,3];
 947 }
 948
 949 // FICOM(P).
 950 def : InstRW<[ZnWriteFPU03], (instregex "FICOM(P?)(16|32)m")>;
 951
 952 // FTST.
 953 def : InstRW<[ZnWriteFPU0Lat1], (instregex "TST_F")>;
 954
 955 // FXAM.
 956 def : InstRW<[ZnWriteFPU3Lat1], (instrs XAM_F)>;
 957
 958 // FPREM.
 959 def : InstRW<[WriteMicrocoded], (instrs FPREM)>;
 960
 961 // FPREM1.
 962 def : InstRW<[WriteMicrocoded], (instrs FPREM1)>;
 963
 964 // FRNDINT.
 965 def : InstRW<[WriteMicrocoded], (instrs FRNDINT)>;
 966
 967 // FSCALE.
 968 def : InstRW<[WriteMicrocoded], (instrs FSCALE)>;
 969
 970 // FXTRACT.
 971 def : InstRW<[WriteMicrocoded], (instrs FXTRACT)>;
 972
 973 // FNOP.
 974 def : InstRW<[ZnWriteFPU0Lat1], (instrs FNOP)>;
 975
 976 // WAIT.
 977 def : InstRW<[ZnWriteFPU0Lat1], (instrs WAIT)>;
 978
 979 // FNCLEX.
 980 def : InstRW<[WriteMicrocoded], (instrs FNCLEX)>;
 981
 982 // FNINIT.
 983 def : InstRW<[WriteMicrocoded], (instrs FNINIT)>;
 984
 985 //=== Integer MMX and XMM Instructions ===//
 986
 987 // PACKSSWB/DW.
 988 // mm <- mm.
 989 def ZnWriteFPU12 : SchedWriteRes<[ZnFPU12]> ;
 990 def ZnWriteFPU12Y : SchedWriteRes<[ZnFPU12]> {
 991   let NumMicroOps = 2;
 992 }
 993 def ZnWriteFPU12m : SchedWriteRes<[ZnAGU, ZnFPU12]> ;
 994 def ZnWriteFPU12Ym : SchedWriteRes<[ZnAGU, ZnFPU12]> {
 995   let Latency = 8;
 996   let NumMicroOps = 2;
 997 }
 998
 999 def : InstRW<[ZnWriteFPU12], (instrs MMX_PACKSSDWirr,
1000                                      MMX_PACKSSWBirr,
1001                                      MMX_PACKUSWBirr)>;
1002 def : InstRW<[ZnWriteFPU12m], (instrs MMX_PACKSSDWirm,
1003                                       MMX_PACKSSWBirm,
1004                                       MMX_PACKUSWBirm)>;
1005
1006 def ZnWriteFPU013 : SchedWriteRes<[ZnFPU013]> ;
1007 def ZnWriteFPU013Y : SchedWriteRes<[ZnFPU013]> {
1008   let Latency = 2;
1009 }
1010 def ZnWriteFPU013m : SchedWriteRes<[ZnAGU, ZnFPU013]> {
1011   let Latency = 8;
1012   let NumMicroOps = 2;
1013 }
1014 def ZnWriteFPU013Ld : SchedWriteRes<[ZnAGU, ZnFPU013]> {
1015   let Latency = 8;
1016   let NumMicroOps = 2;
1017 }
1018 def ZnWriteFPU013LdY : SchedWriteRes<[ZnAGU, ZnFPU013]> {
1019   let Latency = 9;
1020   let NumMicroOps = 2;
1021 }
1022
1023 // PBLENDW.
1024 // x,x,i / v,v,v,i
1025 def : InstRW<[ZnWriteFPU013], (instregex "(V?)PBLENDWrri")>;
1026 // ymm
1027 def : InstRW<[ZnWriteFPU013Y], (instrs VPBLENDWYrri)>;
1028
1029 // x,m,i / v,v,m,i
1030 def : InstRW<[ZnWriteFPU013Ld], (instregex "(V?)PBLENDWrmi")>;
1031 // y,m,i
1032 def : InstRW<[ZnWriteFPU013LdY], (instrs VPBLENDWYrmi)>;
1033
1034 def ZnWriteFPU01 : SchedWriteRes<[ZnFPU01]> ;
1035 def ZnWriteFPU01Y : SchedWriteRes<[ZnFPU01]> {
1036   let NumMicroOps = 2;
1037 }
1038
1039 // VPBLENDD.
1040 // v,v,v,i.
1041 def : InstRW<[ZnWriteFPU01], (instrs VPBLENDDrri)>;
1042 // ymm
1043 def : InstRW<[ZnWriteFPU01Y], (instrs VPBLENDDYrri)>;
1044
1045 // v,v,m,i
1046 def ZnWriteFPU01Op2 : SchedWriteRes<[ZnAGU, ZnFPU01]> {
1047   let NumMicroOps = 2;
1048   let Latency = 8;
1049   let ResourceCycles = [1, 2];
1050 }
1051 def ZnWriteFPU01Op2Y : SchedWriteRes<[ZnAGU, ZnFPU01]> {
1052   let NumMicroOps = 2;
1053   let Latency = 9;
1054   let ResourceCycles = [1, 3];
1055 }
1056 def : InstRW<[ZnWriteFPU01Op2], (instrs VPBLENDDrmi)>;
1057 def : InstRW<[ZnWriteFPU01Op2Y], (instrs VPBLENDDYrmi)>;
1058
1059 // MASKMOVQ.
1060 def : InstRW<[WriteMicrocoded], (instregex "MMX_MASKMOVQ(64)?")>;
1061
1062 // MASKMOVDQU.
1063 def : InstRW<[WriteMicrocoded], (instregex "(V?)MASKMOVDQU(64)?")>;
1064
1065 // VPMASKMOVD.
1066 // ymm
1067 def : InstRW<[WriteMicrocoded],
1068                                (instregex "VPMASKMOVD(Y?)rm")>;
1069 // m, v,v.
1070 def : InstRW<[WriteMicrocoded], (instregex "VPMASKMOV(D|Q)(Y?)mr")>;
1071
1072 // VPBROADCAST B/W.
1073 // x, m8/16.
1074 def ZnWriteVPBROADCAST128Ld : SchedWriteRes<[ZnAGU, ZnFPU12]> {
1075   let Latency = 8;
1076   let NumMicroOps = 2;
1077   let ResourceCycles = [1, 2];
1078 }
1079 def : InstRW<[ZnWriteVPBROADCAST128Ld],
1080                                      (instregex "VPBROADCAST(B|W)rm")>;
1081
1082 // y, m8/16
1083 def ZnWriteVPBROADCAST256Ld : SchedWriteRes<[ZnAGU, ZnFPU1]> {
1084   let Latency = 8;
1085   let NumMicroOps = 2;
1086   let ResourceCycles = [1, 2];
1087 }
1088 def : InstRW<[ZnWriteVPBROADCAST256Ld],
1089                                      (instregex "VPBROADCAST(B|W)Yrm")>;
1090
1091 // VPGATHER.
1092 def : InstRW<[WriteMicrocoded], (instregex "VPGATHER(Q|D)(Q|D)(Y?)rm")>;
1093
1094 //-- Arithmetic instructions --//
1095
1096 // HADD, HSUB PS/PD
1097 // PHADD|PHSUB (S) W/D.
1098 def : SchedAlias<WritePHAdd,    ZnWriteMicrocoded>;
1099 def : SchedAlias<WritePHAddLd,  ZnWriteMicrocoded>;
1100 def : SchedAlias<WritePHAddX,   ZnWriteMicrocoded>;
1101 def : SchedAlias<WritePHAddXLd, ZnWriteMicrocoded>;
1102 def : SchedAlias<WritePHAddY,   ZnWriteMicrocoded>;
1103 def : SchedAlias<WritePHAddYLd, ZnWriteMicrocoded>;
1104
1105 // PCMPGTQ.
1106 def ZnWritePCMPGTQr : SchedWriteRes<[ZnFPU03]>;
1107 def : InstRW<[ZnWritePCMPGTQr], (instregex "(V?)PCMPGTQ(Y?)rr")>;
1108
1109 // x <- x,m.
1110 def ZnWritePCMPGTQm : SchedWriteRes<[ZnAGU, ZnFPU03]> {
1111   let Latency = 8;
1112 }
1113 // ymm.
1114 def ZnWritePCMPGTQYm : SchedWriteRes<[ZnAGU, ZnFPU03]> {
1115   let Latency = 8;
1116   let NumMicroOps = 2;
1117   let ResourceCycles = [1,2];
1118 }
1119 def : InstRW<[ZnWritePCMPGTQm], (instregex "(V?)PCMPGTQrm")>;
1120 def : InstRW<[ZnWritePCMPGTQYm], (instrs VPCMPGTQYrm)>;
1121
1122 //-- Logic instructions --//
1123
1124 // PSLL,PSRL,PSRA W/D/Q.
1125 // x,x / v,v,x.
1126 def ZnWritePShift  : SchedWriteRes<[ZnFPU2]> ;
1127 def ZnWritePShiftY : SchedWriteRes<[ZnFPU2]> {
1128   let Latency = 2;
1129 }
1130
1131 // PSLL,PSRL DQ.
1132 def : InstRW<[ZnWritePShift], (instregex "(V?)PS(R|L)LDQri")>;
1133 def : InstRW<[ZnWritePShiftY], (instregex "(V?)PS(R|L)LDQYri")>;
1134
1135 //=== Floating Point XMM and YMM Instructions ===//
1136 //-- Move instructions --//
1137
1138 // VPERM2F128.
1139 def : InstRW<[WriteMicrocoded], (instrs VPERM2F128rr)>;
1140 def : InstRW<[WriteMicrocoded], (instrs VPERM2F128rm)>;
1141
1142 def ZnWriteBROADCAST : SchedWriteRes<[ZnAGU, ZnFPU13]> {
1143   let NumMicroOps = 2;
1144   let Latency = 8;
1145 }
1146 // VBROADCASTF128.
1147 def : InstRW<[ZnWriteBROADCAST], (instrs VBROADCASTF128)>;
1148
1149 // EXTRACTPS.
1150 // r32,x,i.
1151 def ZnWriteEXTRACTPSr : SchedWriteRes<[ZnFPU12, ZnFPU2]> {
1152   let Latency = 2;
1153   let NumMicroOps = 2;
1154   let ResourceCycles = [1, 2];
1155 }
1156 def : InstRW<[ZnWriteEXTRACTPSr], (instregex "(V?)EXTRACTPSrr")>;
1157
1158 def ZnWriteEXTRACTPSm : SchedWriteRes<[ZnAGU,ZnFPU12, ZnFPU2]> {
1159   let Latency = 5;
1160   let NumMicroOps = 2;
1161   let ResourceCycles = [5, 1, 2];
1162 }
1163 // m32,x,i.
1164 def : InstRW<[ZnWriteEXTRACTPSm], (instregex "(V?)EXTRACTPSmr")>;
1165
1166 // VEXTRACTF128.
1167 // x,y,i.
1168 def : InstRW<[ZnWriteFPU013], (instrs VEXTRACTF128rr)>;
1169
1170 // m128,y,i.
1171 def : InstRW<[ZnWriteFPU013m], (instrs VEXTRACTF128mr)>;
1172
1173 def ZnWriteVINSERT128r: SchedWriteRes<[ZnFPU013]> {
1174   let Latency = 2;
1175   let ResourceCycles = [2];
1176 }
1177 def ZnWriteVINSERT128Ld: SchedWriteRes<[ZnAGU,ZnFPU013]> {
1178   let Latency = 9;
1179   let NumMicroOps = 2;
1180   let ResourceCycles = [1, 2];
1181 }
1182 // VINSERTF128.
1183 // y,y,x,i.
1184 def : InstRW<[ZnWriteVINSERT128r], (instrs VINSERTF128rr)>;
1185 def : InstRW<[ZnWriteVINSERT128Ld], (instrs VINSERTF128rm)>;
1186
1187 // VGATHER.
1188 def : InstRW<[WriteMicrocoded], (instregex "VGATHER(Q|D)(PD|PS)(Y?)rm")>;
1189
1190 //-- Conversion instructions --//
1191 def ZnWriteCVTPD2PSr: SchedWriteRes<[ZnFPU3]> {
1192   let Latency = 4;
1193 }
1194 def ZnWriteCVTPD2PSYr: SchedWriteRes<[ZnFPU3]> {
1195   let Latency = 5;
1196 }
1197
1198 // CVTPD2PS.
1199 // x,x.
1200 def : SchedAlias<WriteCvtPD2PS,  ZnWriteCVTPD2PSr>;
1201 // y,y.
1202 def : SchedAlias<WriteCvtPD2PSY, ZnWriteCVTPD2PSYr>;
1203 // z,z.
1204 defm : X86WriteResUnsupported<WriteCvtPD2PSZ>;
1205
1206 def ZnWriteCVTPD2PSLd: SchedWriteRes<[ZnAGU,ZnFPU03]> {
1207   let Latency = 11;
1208   let NumMicroOps = 2;
1209   let ResourceCycles = [1,2];
1210 }
1211 // x,m128.
1212 def : SchedAlias<WriteCvtPD2PSLd, ZnWriteCVTPD2PSLd>;
1213
1214 // x,m256.
1215 def ZnWriteCVTPD2PSYLd : SchedWriteRes<[ZnAGU, ZnFPU3]> {
1216   let Latency = 11;
1217 }
1218 def : SchedAlias<WriteCvtPD2PSYLd, ZnWriteCVTPD2PSYLd>;
1219 // z,m512
1220 defm : X86WriteResUnsupported<WriteCvtPD2PSZLd>;
1221
1222 // CVTSD2SS.
1223 // x,x.
1224 // Same as WriteCVTPD2PSr
1225 def : SchedAlias<WriteCvtSD2SS, ZnWriteCVTPD2PSr>;
1226
1227 // x,m64.
1228 def : SchedAlias<WriteCvtSD2SSLd, ZnWriteCVTPD2PSLd>;
1229
1230 // CVTPS2PD.
1231 // x,x.
1232 def ZnWriteCVTPS2PDr : SchedWriteRes<[ZnFPU3]> {
1233   let Latency = 3;
1234 }
1235 def : SchedAlias<WriteCvtPS2PD, ZnWriteCVTPS2PDr>;
1236
1237 // x,m64.
1238 // y,m128.
1239 def ZnWriteCVTPS2PDLd : SchedWriteRes<[ZnAGU, ZnFPU3]> {
1240   let Latency = 10;
1241   let NumMicroOps = 2;
1242 }
1243 def : SchedAlias<WriteCvtPS2PDLd, ZnWriteCVTPS2PDLd>;
1244 def : SchedAlias<WriteCvtPS2PDYLd, ZnWriteCVTPS2PDLd>;
1245 defm : X86WriteResUnsupported<WriteCvtPS2PDZLd>;
1246
1247 // y,x.
1248 def ZnWriteVCVTPS2PDY : SchedWriteRes<[ZnFPU3]> {
1249   let Latency = 3;
1250 }
1251 def : SchedAlias<WriteCvtPS2PDY, ZnWriteVCVTPS2PDY>;
1252 defm : X86WriteResUnsupported<WriteCvtPS2PDZ>;
1253
1254 // CVTSS2SD.
1255 // x,x.
1256 def ZnWriteCVTSS2SDr : SchedWriteRes<[ZnFPU3]> {
1257   let Latency = 4;
1258 }
1259 def : SchedAlias<WriteCvtSS2SD, ZnWriteCVTSS2SDr>;
1260
1261 // x,m32.
1262 def ZnWriteCVTSS2SDLd : SchedWriteRes<[ZnAGU, ZnFPU3]> {
1263   let Latency = 11;
1264   let NumMicroOps = 2;
1265   let ResourceCycles = [1, 2];
1266 }
1267 def : SchedAlias<WriteCvtSS2SDLd, ZnWriteCVTSS2SDLd>;
1268
1269 def ZnWriteCVTDQ2PDr: SchedWriteRes<[ZnFPU12,ZnFPU3]> {
1270   let Latency = 5;
1271 }
1272 // CVTDQ2PD.
1273 // x,x.
1274 def : InstRW<[ZnWriteCVTDQ2PDr], (instregex "(V)?CVTDQ2PDrr")>;
1275
1276 // Same as xmm
1277 // y,x.
1278 def : InstRW<[ZnWriteCVTDQ2PDr], (instrs VCVTDQ2PDYrr)>;
1279
1280 def ZnWriteCVTPD2DQr: SchedWriteRes<[ZnFPU12, ZnFPU3]> {
1281   let Latency = 5;
1282 }
1283 // CVT(T)PD2DQ.
1284 // x,x.
1285 def : InstRW<[ZnWriteCVTDQ2PDr], (instregex "(V?)CVT(T?)PD2DQrr")>;
1286
1287 def ZnWriteCVTPD2DQLd: SchedWriteRes<[ZnAGU,ZnFPU12,ZnFPU3]> {
1288   let Latency = 12;
1289   let NumMicroOps = 2;
1290 }
1291 // x,m128.
1292 def : InstRW<[ZnWriteCVTPD2DQLd], (instregex "(V?)CVT(T?)PD2DQrm")>;
1293 // same as xmm handling
1294 // x,y.
1295 def : InstRW<[ZnWriteCVTPD2DQr], (instregex "VCVT(T?)PD2DQYrr")>;
1296 // x,m256.
1297 def : InstRW<[ZnWriteCVTPD2DQLd], (instregex "VCVT(T?)PD2DQYrm")>;
1298
1299 def ZnWriteCVTPS2PIr: SchedWriteRes<[ZnFPU3]> {
1300   let Latency = 4;
1301 }
1302 // CVT(T)PS2PI.
1303 // mm,x.
1304 def : InstRW<[ZnWriteCVTPS2PIr], (instregex "MMX_CVT(T?)PS2PIirr")>;
1305
1306 // CVTPI2PD.
1307 // x,mm.
1308 def : InstRW<[ZnWriteCVTPS2PDr], (instrs MMX_CVTPI2PDirr)>;
1309
1310 // CVT(T)PD2PI.
1311 // mm,x.
1312 def : InstRW<[ZnWriteCVTPS2PIr], (instregex "MMX_CVT(T?)PD2PIirr")>;
1313
1314 def ZnWriteCVSTSI2SSr: SchedWriteRes<[ZnFPU3]> {
1315   let Latency = 5;
1316 }
1317
1318 // same as CVTPD2DQr
1319 // CVT(T)SS2SI.
1320 // r32,x.
1321 def : InstRW<[ZnWriteCVTPD2DQr], (instregex "(V?)CVT(T?)SS2SI(64)?rr")>;
1322 // same as CVTPD2DQm
1323 // r32,m32.
1324 def : InstRW<[ZnWriteCVTPD2DQLd], (instregex "(V?)CVT(T?)SS2SI(64)?rm")>;
1325
1326 def ZnWriteCVSTSI2SDr: SchedWriteRes<[ZnFPU013, ZnFPU3]> {
1327   let Latency = 5;
1328 }
1329 // CVTSI2SD.
1330 // x,r32/64.
1331 def : InstRW<[ZnWriteCVSTSI2SDr], (instregex "(V?)CVTSI(64)?2SDrr")>;
1332
1333
1334 def ZnWriteCVSTSI2SIr: SchedWriteRes<[ZnFPU3, ZnFPU2]> {
1335   let Latency = 5;
1336 }
1337 def ZnWriteCVSTSI2SILd: SchedWriteRes<[ZnAGU, ZnFPU3, ZnFPU2]> {
1338   let Latency = 12;
1339 }
1340 // CVTSD2SI.
1341 // r32/64
1342 def : InstRW<[ZnWriteCVSTSI2SIr], (instregex "(V?)CVT(T?)SD2SI(64)?rr")>;
1343 // r32,m32.
1344 def : InstRW<[ZnWriteCVSTSI2SILd], (instregex "(V?)CVT(T?)SD2SI(64)?rm")>;
1345
1346 // VCVTPS2PH.
1347 // x,v,i.
1348 def : SchedAlias<WriteCvtPS2PH,    ZnWriteMicrocoded>;
1349 def : SchedAlias<WriteCvtPS2PHY,   ZnWriteMicrocoded>;
1350 defm : X86WriteResUnsupported<WriteCvtPS2PHZ>;
1351 // m,v,i.
1352 def : SchedAlias<WriteCvtPS2PHSt,  ZnWriteMicrocoded>;
1353 def : SchedAlias<WriteCvtPS2PHYSt, ZnWriteMicrocoded>;
1354 defm : X86WriteResUnsupported<WriteCvtPS2PHZSt>;
1355
1356 // VCVTPH2PS.
1357 // v,x.
1358 def : SchedAlias<WriteCvtPH2PS,    ZnWriteMicrocoded>;
1359 def : SchedAlias<WriteCvtPH2PSY,   ZnWriteMicrocoded>;
1360 defm : X86WriteResUnsupported<WriteCvtPH2PSZ>;
1361 // v,m.
1362 def : SchedAlias<WriteCvtPH2PSLd,  ZnWriteMicrocoded>;
1363 def : SchedAlias<WriteCvtPH2PSYLd, ZnWriteMicrocoded>;
1364 defm : X86WriteResUnsupported<WriteCvtPH2PSZLd>;
1365
1366 //-- SSE4A instructions --//
1367 // EXTRQ
1368 def ZnWriteEXTRQ: SchedWriteRes<[ZnFPU12, ZnFPU2]> {
1369   let Latency = 2;
1370 }
1371 def : InstRW<[ZnWriteEXTRQ], (instregex "EXTRQ")>;
1372
1373 // INSERTQ
1374 def ZnWriteINSERTQ: SchedWriteRes<[ZnFPU03,ZnFPU1]> {
1375   let Latency = 4;
1376 }
1377 def : InstRW<[ZnWriteINSERTQ], (instregex "INSERTQ")>;
1378
1379 //-- SHA instructions --//
1380 // SHA256MSG2
1381 def : InstRW<[WriteMicrocoded], (instregex "SHA256MSG2(Y?)r(r|m)")>;
1382
1383 // SHA1MSG1, SHA256MSG1
1384 // x,x.
1385 def ZnWriteSHA1MSG1r : SchedWriteRes<[ZnFPU12]> {
1386   let Latency = 2;
1387   let ResourceCycles = [2];
1388 }
1389 def : InstRW<[ZnWriteSHA1MSG1r], (instregex "SHA(1|256)MSG1rr")>;
1390 // x,m.
1391 def ZnWriteSHA1MSG1Ld : SchedWriteRes<[ZnAGU, ZnFPU12]> {
1392   let Latency = 9;
1393   let ResourceCycles = [1,2];
1394 }
1395 def : InstRW<[ZnWriteSHA1MSG1Ld], (instregex "SHA(1|256)MSG1rm")>;
1396
1397 // SHA1MSG2
1398 // x,x.
1399 def ZnWriteSHA1MSG2r : SchedWriteRes<[ZnFPU12]> ;
1400 def : InstRW<[ZnWriteSHA1MSG2r], (instrs SHA1MSG2rr)>;
1401 // x,m.
1402 def ZnWriteSHA1MSG2Ld : SchedWriteRes<[ZnAGU, ZnFPU12]> {
1403   let Latency = 8;
1404 }
1405 def : InstRW<[ZnWriteSHA1MSG2Ld], (instrs SHA1MSG2rm)>;
1406
1407 // SHA1NEXTE
1408 // x,x.
1409 def ZnWriteSHA1NEXTEr : SchedWriteRes<[ZnFPU1]> ;
1410 def : InstRW<[ZnWriteSHA1NEXTEr], (instrs SHA1NEXTErr)>;
1411 // x,m.
1412 def ZnWriteSHA1NEXTELd : SchedWriteRes<[ZnAGU, ZnFPU1]> {
1413   let Latency = 8;
1414 }
1415 def : InstRW<[ZnWriteSHA1NEXTELd], (instrs SHA1NEXTErm)>;
1416
1417 // SHA1RNDS4
1418 // x,x.
1419 def ZnWriteSHA1RNDS4r : SchedWriteRes<[ZnFPU1]> {
1420   let Latency = 6;
1421 }
1422 def : InstRW<[ZnWriteSHA1RNDS4r], (instrs SHA1RNDS4rri)>;
1423 // x,m.
1424 def ZnWriteSHA1RNDS4Ld : SchedWriteRes<[ZnAGU, ZnFPU1]> {
1425   let Latency = 13;
1426 }
1427 def : InstRW<[ZnWriteSHA1RNDS4Ld], (instrs SHA1RNDS4rmi)>;
1428
1429 // SHA256RNDS2
1430 // x,x.
1431 def ZnWriteSHA256RNDS2r : SchedWriteRes<[ZnFPU1]> {
1432   let Latency = 4;
1433 }
1434 def : InstRW<[ZnWriteSHA256RNDS2r], (instrs SHA256RNDS2rr)>;
1435 // x,m.
1436 def ZnWriteSHA256RNDS2Ld : SchedWriteRes<[ZnAGU, ZnFPU1]> {
1437   let Latency = 11;
1438 }
1439 def : InstRW<[ZnWriteSHA256RNDS2Ld], (instrs SHA256RNDS2rm)>;
1440
1441 //-- Arithmetic instructions --//
1442
1443 // HADD, HSUB PS/PD
1444 def : SchedAlias<WriteFHAdd,    ZnWriteMicrocoded>;
1445 def : SchedAlias<WriteFHAddLd,  ZnWriteMicrocoded>;
1446 def : SchedAlias<WriteFHAddY,   ZnWriteMicrocoded>;
1447 def : SchedAlias<WriteFHAddYLd, ZnWriteMicrocoded>;
1448
1449 // VDIVPS.
1450 // TODO - convert to ZnWriteResFpuPair
1451 // y,y,y.
1452 def ZnWriteVDIVPSYr : SchedWriteRes<[ZnFPU3]> {
1453   let Latency = 12;
1454   let ResourceCycles = [12];
1455 }
1456 def : SchedAlias<WriteFDivY,   ZnWriteVDIVPSYr>;
1457
1458 // y,y,m256.
1459 def ZnWriteVDIVPSYLd : SchedWriteRes<[ZnAGU, ZnFPU3]> {
1460   let Latency = 19;
1461   let NumMicroOps = 2;
1462   let ResourceCycles = [1, 19];
1463 }
1464 def : SchedAlias<WriteFDivYLd,  ZnWriteVDIVPSYLd>;
1465
1466 // VDIVPD.
1467 // TODO - convert to ZnWriteResFpuPair
1468 // y,y,y.
1469 def ZnWriteVDIVPDY : SchedWriteRes<[ZnFPU3]> {
1470   let Latency = 15;
1471   let ResourceCycles = [15];
1472 }
1473 def : SchedAlias<WriteFDiv64Y, ZnWriteVDIVPDY>;
1474
1475 // y,y,m256.
1476 def ZnWriteVDIVPDYLd : SchedWriteRes<[ZnAGU, ZnFPU3]> {
1477   let Latency = 22;
1478   let NumMicroOps = 2;
1479   let ResourceCycles = [1,22];
1480 }
1481 def : SchedAlias<WriteFDiv64YLd, ZnWriteVDIVPDYLd>;
1482
1483 // DPPS.
1484 // x,x,i / v,v,v,i.
1485 def : SchedAlias<WriteDPPS,   ZnWriteMicrocoded>;
1486 def : SchedAlias<WriteDPPSY,  ZnWriteMicrocoded>;
1487
1488 // x,m,i / v,v,m,i.
1489 def : SchedAlias<WriteDPPSLd, ZnWriteMicrocoded>;
1490 def : SchedAlias<WriteDPPSYLd,ZnWriteMicrocoded>;
1491
1492 // DPPD.
1493 // x,x,i.
1494 def : SchedAlias<WriteDPPD,   ZnWriteMicrocoded>;
1495
1496 // x,m,i.
1497 def : SchedAlias<WriteDPPDLd, ZnWriteMicrocoded>;
1498
1499 // RSQRTSS
1500 // TODO - convert to ZnWriteResFpuPair
1501 // x,x.
1502 def ZnWriteRSQRTSSr : SchedWriteRes<[ZnFPU02]> {
1503   let Latency = 5;
1504 }
1505 def : SchedAlias<WriteFRsqrt, ZnWriteRSQRTSSr>;
1506
1507 // x,m128.
1508 def ZnWriteRSQRTSSLd: SchedWriteRes<[ZnAGU, ZnFPU02]> {
1509   let Latency = 12;
1510   let NumMicroOps = 2;
1511   let ResourceCycles = [1,2]; // FIXME: Is this right?
1512 }
1513 def : SchedAlias<WriteFRsqrtLd, ZnWriteRSQRTSSLd>;
1514
1515 // RSQRTPS
1516 // TODO - convert to ZnWriteResFpuPair
1517 // y,y.
1518 def ZnWriteRSQRTPSYr : SchedWriteRes<[ZnFPU01]> {
1519   let Latency = 5;
1520   let NumMicroOps = 2;
1521   let ResourceCycles = [2];
1522 }
1523 def : SchedAlias<WriteFRsqrtY, ZnWriteRSQRTPSYr>;
1524
1525 // y,m256.
1526 def ZnWriteRSQRTPSYLd : SchedWriteRes<[ZnAGU, ZnFPU01]> {
1527   let Latency = 12;
1528   let NumMicroOps = 2;
1529 }
1530 def : SchedAlias<WriteFRsqrtYLd, ZnWriteRSQRTPSYLd>;
1531
1532 //-- Other instructions --//
1533
1534 // VZEROUPPER.
1535 def : InstRW<[WriteMicrocoded], (instrs VZEROUPPER)>;
1536
1537 // VZEROALL.
1538 def : InstRW<[WriteMicrocoded], (instrs VZEROALL)>;
1539
1540 } // SchedModel