llvm/test/CodeGen/AArch64/GlobalISel/prelegalizercombiner-ashr-shl-to-sext-inreg.mir

   1 # NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py
   2 # RUN: llc -mtriple aarch64 -run-pass=aarch64-prelegalizer-combiner -verify-machineinstrs %s -o - | FileCheck %s
   3 ---
   4 name:            ashr_shl_to_sext_inreg
   5 alignment:       4
   6 tracksRegLiveness: true
   7 liveins:
   8   - { reg: '$w0' }
   9 body:             |
  10   bb.1:
  11     liveins: $w0
  12
  13     ; CHECK-LABEL: name: ashr_shl_to_sext_inreg
  14     ; CHECK: liveins: $w0
  15     ; CHECK: [[COPY:%[0-9]+]]:_(s32) = COPY $w0
  16     ; CHECK: [[TRUNC:%[0-9]+]]:_(s16) = G_TRUNC [[COPY]](s32)
  17     ; CHECK: [[SEXT_INREG:%[0-9]+]]:_(s16) = G_SEXT_INREG [[TRUNC]], 8
  18     ; CHECK: [[ANYEXT:%[0-9]+]]:_(s32) = G_ANYEXT [[SEXT_INREG]](s16)
  19     ; CHECK: $w0 = COPY [[ANYEXT]](s32)
  20     ; CHECK: RET_ReallyLR implicit $w0
  21     %1:_(s32) = COPY $w0
  22     %0:_(s16) = G_TRUNC %1(s32)
  23     %2:_(s16) = G_CONSTANT i16 8
  24     %3:_(s16) = G_SHL %0, %2(s16)
  25     %4:_(s16) = exact G_ASHR %3, %2(s16)
  26     %5:_(s32) = G_ANYEXT %4(s16)
  27     $w0 = COPY %5(s32)
  28     RET_ReallyLR implicit $w0
  29
  30 ...
  31 ---
  32 name:            different_shift_amts
  33 alignment:       4
  34 tracksRegLiveness: true
  35 liveins:
  36   - { reg: '$w0' }
  37 body:             |
  38   bb.1:
  39     liveins: $w0
  40
  41     ; CHECK-LABEL: name: different_shift_amts
  42     ; CHECK: liveins: $w0
  43     ; CHECK: [[COPY:%[0-9]+]]:_(s32) = COPY $w0
  44     ; CHECK: [[TRUNC:%[0-9]+]]:_(s16) = G_TRUNC [[COPY]](s32)
  45     ; CHECK: [[C:%[0-9]+]]:_(s16) = G_CONSTANT i16 12
  46     ; CHECK: [[C1:%[0-9]+]]:_(s16) = G_CONSTANT i16 8
  47     ; CHECK: [[SHL:%[0-9]+]]:_(s16) = G_SHL [[TRUNC]], [[C]](s16)
  48     ; CHECK: [[ASHR:%[0-9]+]]:_(s16) = exact G_ASHR [[SHL]], [[C1]](s16)
  49     ; CHECK: [[ANYEXT:%[0-9]+]]:_(s32) = G_ANYEXT [[ASHR]](s16)
  50     ; CHECK: $w0 = COPY [[ANYEXT]](s32)
  51     ; CHECK: RET_ReallyLR implicit $w0
  52     %1:_(s32) = COPY $w0
  53     %0:_(s16) = G_TRUNC %1(s32)
  54     %2:_(s16) = G_CONSTANT i16 12
  55     %4:_(s16) = G_CONSTANT i16 8
  56     %3:_(s16) = G_SHL %0, %2(s16)
  57     %5:_(s16) = exact G_ASHR %3, %4(s16)
  58     %6:_(s32) = G_ANYEXT %5(s16)
  59     $w0 = COPY %6(s32)
  60     RET_ReallyLR implicit $w0
  61
  62 ...
  63 ---
  64 name:            ashr_shl_to_sext_inreg_vector
  65 alignment:       4
  66 tracksRegLiveness: true
  67 liveins:
  68   - { reg: '$d0' }
  69 body:             |
  70   bb.1:
  71     liveins: $d0
  72     ; Currently don't support this for vectors just yet, this will need updating
  73     ; when we do.
  74     ; CHECK-LABEL: name: ashr_shl_to_sext_inreg_vector
  75     ; CHECK: liveins: $d0
  76     ; CHECK: [[COPY:%[0-9]+]]:_(<4 x s16>) = COPY $d0
  77     ; CHECK: [[C:%[0-9]+]]:_(s16) = G_CONSTANT i16 8
  78     ; CHECK: [[BUILD_VECTOR:%[0-9]+]]:_(<4 x s16>) = G_BUILD_VECTOR [[C]](s16), [[C]](s16), [[C]](s16), [[C]](s16)
  79     ; CHECK: [[SHL:%[0-9]+]]:_(<4 x s16>) = G_SHL [[COPY]], [[BUILD_VECTOR]](<4 x s16>)
  80     ; CHECK: [[ASHR:%[0-9]+]]:_(<4 x s16>) = exact G_ASHR [[SHL]], [[BUILD_VECTOR]](<4 x s16>)
  81     ; CHECK: $d0 = COPY [[ASHR]](<4 x s16>)
  82     ; CHECK: RET_ReallyLR implicit $d0
  83     %0:_(<4 x s16>) = COPY $d0
  84     %2:_(s16) = G_CONSTANT i16 8
  85     %1:_(<4 x s16>) = G_BUILD_VECTOR %2(s16), %2(s16), %2(s16), %2(s16)
  86     %3:_(<4 x s16>) = G_SHL %0, %1(<4 x s16>)
  87     %4:_(<4 x s16>) = exact G_ASHR %3, %1(<4 x s16>)
  88     $d0 = COPY %4(<4 x s16>)
  89     RET_ReallyLR implicit $d0
  90 ...