llvm/test/CodeGen/AArch64/sve-fixed-length-fp-vselect.ll

   1 ; RUN: llc -aarch64-sve-vector-bits-min=128  -asm-verbose=0 < %s | FileCheck %s -D#VBYTES=16 -check-prefix=NO_SVE
   2 ; RUN: llc -aarch64-sve-vector-bits-min=256  -asm-verbose=0 < %s | FileCheck %s -D#VBYTES=32
   3 ; RUN: llc -aarch64-sve-vector-bits-min=384  -asm-verbose=0 < %s | FileCheck %s -D#VBYTES=32
   4 ; RUN: llc -aarch64-sve-vector-bits-min=512  -asm-verbose=0 < %s | FileCheck %s -D#VBYTES=64 -check-prefixes=CHECK,VBITS_GE_512
   5 ; RUN: llc -aarch64-sve-vector-bits-min=640  -asm-verbose=0 < %s | FileCheck %s -D#VBYTES=64 -check-prefixes=CHECK,VBITS_GE_512
   6 ; RUN: llc -aarch64-sve-vector-bits-min=768  -asm-verbose=0 < %s | FileCheck %s -D#VBYTES=64 -check-prefixes=CHECK,VBITS_GE_512
   7 ; RUN: llc -aarch64-sve-vector-bits-min=896  -asm-verbose=0 < %s | FileCheck %s -D#VBYTES=64 -check-prefixes=CHECK,VBITS_GE_512
   8 ; RUN: llc -aarch64-sve-vector-bits-min=1024 -asm-verbose=0 < %s | FileCheck %s -D#VBYTES=128 -check-prefixes=CHECK,VBITS_GE_512,VBITS_GE_1024
   9 ; RUN: llc -aarch64-sve-vector-bits-min=1152 -asm-verbose=0 < %s | FileCheck %s -D#VBYTES=128 -check-prefixes=CHECK,VBITS_GE_512,VBITS_GE_1024
  10 ; RUN: llc -aarch64-sve-vector-bits-min=1280 -asm-verbose=0 < %s | FileCheck %s -D#VBYTES=128 -check-prefixes=CHECK,VBITS_GE_512,VBITS_GE_1024
  11 ; RUN: llc -aarch64-sve-vector-bits-min=1408 -asm-verbose=0 < %s | FileCheck %s -D#VBYTES=128 -check-prefixes=CHECK,VBITS_GE_512,VBITS_GE_1024
  12 ; RUN: llc -aarch64-sve-vector-bits-min=1536 -asm-verbose=0 < %s | FileCheck %s -D#VBYTES=128 -check-prefixes=CHECK,VBITS_GE_512,VBITS_GE_1024
  13 ; RUN: llc -aarch64-sve-vector-bits-min=1664 -asm-verbose=0 < %s | FileCheck %s -D#VBYTES=128 -check-prefixes=CHECK,VBITS_GE_512,VBITS_GE_1024
  14 ; RUN: llc -aarch64-sve-vector-bits-min=1792 -asm-verbose=0 < %s | FileCheck %s -D#VBYTES=128 -check-prefixes=CHECK,VBITS_GE_512,VBITS_GE_1024
  15 ; RUN: llc -aarch64-sve-vector-bits-min=1920 -asm-verbose=0 < %s | FileCheck %s -D#VBYTES=128 -check-prefixes=CHECK,VBITS_GE_512,VBITS_GE_1024
  16 ; RUN: llc -aarch64-sve-vector-bits-min=2048 -asm-verbose=0 < %s | FileCheck %s -D#VBYTES=256 -check-prefixes=CHECK,VBITS_GE_512,VBITS_GE_1024,VBITS_GE_2048
  17
  18 target triple = "aarch64-unknown-linux-gnu"
  19
  20 ; Don't use SVE when its registers are no bigger than NEON.
  21 ; NO_SVE-NOT: ptrue
  22
  23 ; Don't use SVE for 64-bit vectors.
  24 define <4 x half> @select_v4f16(<4 x half> %op1, <4 x half> %op2, <4 x i1> %mask) #0 {
  25 ; CHECK-LABEL: select_v4f16:
  26 ; CHECK: bif v0.8b, v1.8b, v2.8b
  27 ; CHECK: ret
  28   %sel = select <4 x i1> %mask, <4 x half> %op1, <4 x half> %op2
  29   ret <4 x half> %sel
  30 }
  31
  32 ; Don't use SVE for 128-bit vectors.
  33 define <8 x half> @select_v8f16(<8 x half> %op1, <8 x half> %op2, <8 x i1> %mask) #0 {
  34 ; CHECK-LABEL: select_v8f16:
  35 ; CHECK: bif v0.16b, v1.16b, v2.16b
  36 ; CHECK: ret
  37   %sel = select <8 x i1> %mask, <8 x half> %op1, <8 x half> %op2
  38   ret <8 x half> %sel
  39 }
  40
  41 define void @select_v16f16(<16 x half>* %a, <16 x half>* %b, <16 x i1>* %c) #0 {
  42 ; CHECK-LABEL: select_v16f16:
  43 ; CHECK: ptrue [[PG:p[0-9]+]].h, vl[[#min(div(VBYTES,2),16)]]
  44 ; CHECK: ptrue [[PG1:p[0-9]+]].h
  45 ; CHECK: ld1h { [[MASK:z[0-9]+]].h }, [[PG]]/z, [x9]
  46 ; CHECK-NEXT: ld1h { [[OP1:z[0-9]+]].h }, [[PG]]/z, [x0]
  47 ; CHECK-NEXT: ld1h { [[OP2:z[0-9]+]].h }, [[PG]]/z, [x1]
  48 ; CHECK-NEXT: and [[AND:z[0-9]+]].h, [[MASK]].h, #0x1
  49 ; CHECK-NEXT: cmpne [[COND:p[0-9]+]].h, [[PG1]]/z, [[AND]].h, #0
  50 ; CHECK-NEXT: sel [[RES:z[0-9]+]].h, [[COND]], [[OP1]].h, [[OP2]].h
  51 ; CHECK-NEXT: st1h { [[RES]].h }, [[PG]], [x0]
  52 ; CHECK: ret
  53   %mask = load <16 x i1>, <16 x i1>* %c
  54   %op1 = load <16 x half>, <16 x half>* %a
  55   %op2 = load <16 x half>, <16 x half>* %b
  56   %sel = select <16 x i1> %mask, <16 x half> %op1, <16 x half> %op2
  57   store <16 x half> %sel, <16 x half>* %a
  58   ret void
  59 }
  60
  61 define void @select_v32f16(<32 x half>* %a, <32 x half>* %b, <32 x i1>* %c) #0 {
  62 ; CHECK-LABEL: select_v32f16:
  63 ; CHECK: ptrue [[PG:p[0-9]+]].h, vl[[#min(div(VBYTES,2),32)]]
  64 ; CHECK: ptrue [[PG1:p[0-9]+]].h
  65 ; VBITS_GE_512: ld1h { [[MASK:z[0-9]+]].h }, [[PG]]/z, [x9]
  66 ; VBITS_GE_512-NEXT: ld1h { [[OP1:z[0-9]+]].h }, [[PG]]/z, [x0]
  67 ; VBITS_GE_512-NEXT: ld1h { [[OP2:z[0-9]+]].h }, [[PG]]/z, [x1]
  68 ; VBITS_GE_512-NEXT: and [[AND:z[0-9]+]].h, [[MASK]].h, #0x1
  69 ; VBITS_GE_512-NEXT: cmpne [[COND:p[0-9]+]].h, [[PG1]]/z, [[AND]].h, #0
  70 ; VBITS_GE_512-NEXT: sel [[RES:z[0-9]+]].h, [[COND]], [[OP1]].h, [[OP2]].h
  71 ; VBITS_GE_512-NEXT: st1h { [[RES]].h }, [[PG]], [x0]
  72 ; VBITS_GE_512: ret
  73   %mask = load <32 x i1>, <32 x i1>* %c
  74   %op1 = load <32 x half>, <32 x half>* %a
  75   %op2 = load <32 x half>, <32 x half>* %b
  76   %sel = select <32 x i1> %mask, <32 x half> %op1, <32 x half> %op2
  77   store <32 x half> %sel, <32 x half>* %a
  78   ret void
  79 }
  80
  81 define void @select_v64f16(<64 x half>* %a, <64 x half>* %b, <64 x i1>* %c) #0 {
  82 ; CHECK-LABEL: select_v64f16:
  83 ; CHECK: ptrue [[PG:p[0-9]+]].h, vl[[#min(div(VBYTES,2),64)]]
  84 ; CHECK: ptrue [[PG1:p[0-9]+]].h
  85 ; VBITS_GE_1024: ld1h { [[MASK:z[0-9]+]].h }, [[PG]]/z, [x9]
  86 ; VBITS_GE_1024-NEXT: ld1h { [[OP1:z[0-9]+]].h }, [[PG]]/z, [x0]
  87 ; VBITS_GE_1024-NEXT: ld1h { [[OP2:z[0-9]+]].h }, [[PG]]/z, [x1]
  88 ; VBITS_GE_1024-NEXT: and [[AND:z[0-9]+]].h, [[MASK]].h, #0x1
  89 ; VBITS_GE_1024-NEXT: cmpne [[COND:p[0-9]+]].h, [[PG1]]/z, [[AND]].h, #0
  90 ; VBITS_GE_1024-NEXT: sel [[RES:z[0-9]+]].h, [[COND]], [[OP1]].h, [[OP2]].h
  91 ; VBITS_GE_1024-NEXT: st1h { [[RES]].h }, [[PG]], [x0]
  92 ; VBITS_GE_1024: ret
  93   %mask = load <64 x i1>, <64 x i1>* %c
  94   %op1 = load <64 x half>, <64 x half>* %a
  95   %op2 = load <64 x half>, <64 x half>* %b
  96   %sel = select <64 x i1> %mask, <64 x half> %op1, <64 x half> %op2
  97   store <64 x half> %sel, <64 x half>* %a
  98   ret void
  99 }
 100
 101 define void @select_v128f16(<128 x half>* %a, <128 x half>* %b, <128 x i1>* %c) #0 {
 102 ; CHECK-LABEL: select_v128f16:
 103 ; CHECK: ptrue [[PG:p[0-9]+]].h, vl[[#min(div(VBYTES,2),128)]]
 104 ; CHECK: ptrue [[PG1:p[0-9]+]].h
 105 ; VBITS_GE_2048: ld1h { [[MASK:z[0-9]+]].h }, [[PG]]/z, [x9]
 106 ; VBITS_GE_2048-NEXT: ld1h { [[OP1:z[0-9]+]].h }, [[PG]]/z, [x0]
 107 ; VBITS_GE_2048-NEXT: ld1h { [[OP2:z[0-9]+]].h }, [[PG]]/z, [x1]
 108 ; VBITS_GE_2048-NEXT: and [[AND:z[0-9]+]].h, [[MASK]].h, #0x1
 109 ; VBITS_GE_2048-NEXT: cmpne [[COND:p[0-9]+]].h, [[PG1]]/z, [[AND]].h, #0
 110 ; VBITS_GE_2048-NEXT: sel [[RES:z[0-9]+]].h, [[COND]], [[OP1]].h, [[OP2]].h
 111 ; VBITS_GE_2048-NEXT: st1h { [[RES]].h }, [[PG]], [x0]
 112 ; VBITS_GE_2048: ret
 113   %mask = load <128 x i1>, <128 x i1>* %c
 114   %op1 = load <128 x half>, <128 x half>* %a
 115   %op2 = load <128 x half>, <128 x half>* %b
 116   %sel = select <128 x i1> %mask, <128 x half> %op1, <128 x half> %op2
 117   store <128 x half> %sel, <128 x half>* %a
 118   ret void
 119 }
 120
 121 ; Don't use SVE for 64-bit vectors.
 122 define <2 x float> @select_v2f32(<2 x float> %op1, <2 x float> %op2, <2 x i1> %mask) #0 {
 123 ; CHECK-LABEL: select_v2f32:
 124 ; CHECK: bif v0.8b, v1.8b, v2.8b
 125 ; CHECK: ret
 126   %sel = select <2 x i1> %mask, <2 x float> %op1, <2 x float> %op2
 127   ret <2 x float> %sel
 128 }
 129
 130 ; Don't use SVE for 128-bit vectors.
 131 define <4 x float> @select_v4f32(<4 x float> %op1, <4 x float> %op2, <4 x i1> %mask) #0 {
 132 ; CHECK-LABEL: select_v4f32:
 133 ; CHECK: bif v0.16b, v1.16b, v2.16b
 134 ; CHECK: ret
 135   %sel = select <4 x i1> %mask, <4 x float> %op1, <4 x float> %op2
 136   ret <4 x float> %sel
 137 }
 138
 139 define void @select_v8f32(<8 x float>* %a, <8 x float>* %b, <8 x i1>* %c) #0 {
 140 ; CHECK-LABEL: select_v8f32:
 141 ; CHECK: ptrue [[PG:p[0-9]+]].s, vl[[#min(div(VBYTES,4),8)]]
 142 ; CHECK: ptrue [[PG1:p[0-9]+]].s
 143 ; CHECK: ld1w { [[MASK:z[0-9]+]].s }, [[PG]]/z, [x9]
 144 ; CHECK-NEXT: ld1w { [[OP1:z[0-9]+]].s }, [[PG]]/z, [x0]
 145 ; CHECK-NEXT: ld1w { [[OP2:z[0-9]+]].s }, [[PG]]/z, [x1]
 146 ; CHECK-NEXT: and [[AND:z[0-9]+]].s, [[MASK]].s, #0x1
 147 ; CHECK-NEXT: cmpne [[COND:p[0-9]+]].s, [[PG1]]/z, [[AND]].s, #0
 148 ; CHECK-NEXT: sel [[RES:z[0-9]+]].s, [[COND]], [[OP1]].s, [[OP2]].s
 149 ; CHECK-NEXT: st1w { [[RES]].s }, [[PG]], [x0]
 150 ; CHECK: ret
 151   %mask = load <8 x i1>, <8 x i1>* %c
 152   %op1 = load <8 x float>, <8 x float>* %a
 153   %op2 = load <8 x float>, <8 x float>* %b
 154   %sel = select <8 x i1> %mask, <8 x float> %op1, <8 x float> %op2
 155   store <8 x float> %sel, <8 x float>* %a
 156   ret void
 157 }
 158
 159 define void @select_v16f32(<16 x float>* %a, <16 x float>* %b, <16 x i1>* %c) #0 {
 160 ; CHECK-LABEL: select_v16f32:
 161 ; CHECK: ptrue [[PG:p[0-9]+]].s, vl[[#min(div(VBYTES,4),16)]]
 162 ; CHECK: ptrue [[PG1:p[0-9]+]].s
 163 ; VBITS_GE_512: ld1w { [[MASK:z[0-9]+]].s }, [[PG]]/z, [x9]
 164 ; VBITS_GE_512-NEXT: ld1w { [[OP1:z[0-9]+]].s }, [[PG]]/z, [x0]
 165 ; VBITS_GE_512-NEXT: ld1w { [[OP2:z[0-9]+]].s }, [[PG]]/z, [x1]
 166 ; VBITS_GE_512-NEXT: and [[AND:z[0-9]+]].s, [[MASK]].s, #0x1
 167 ; VBITS_GE_512-NEXT: cmpne [[COND:p[0-9]+]].s, [[PG1]]/z, [[AND]].s, #0
 168 ; VBITS_GE_512-NEXT: sel [[RES:z[0-9]+]].s, [[COND]], [[OP1]].s, [[OP2]].s
 169 ; VBITS_GE_512-NEXT: st1w { [[RES]].s }, [[PG]], [x0]
 170 ; VBITS_GE_512: ret
 171   %mask = load <16 x i1>, <16 x i1>* %c
 172   %op1 = load <16 x float>, <16 x float>* %a
 173   %op2 = load <16 x float>, <16 x float>* %b
 174   %sel = select <16 x i1> %mask, <16 x float> %op1, <16 x float> %op2
 175   store <16 x float> %sel, <16 x float>* %a
 176   ret void
 177 }
 178
 179 define void @select_v32f32(<32 x float>* %a, <32 x float>* %b, <32 x i1>* %c) #0 {
 180 ; CHECK-LABEL: select_v32f32:
 181 ; CHECK: ptrue [[PG:p[0-9]+]].s, vl[[#min(div(VBYTES,4),32)]]
 182 ; CHECK: ptrue [[PG1:p[0-9]+]].s
 183 ; VBITS_GE_1024: ld1w { [[MASK:z[0-9]+]].s }, [[PG]]/z, [x9]
 184 ; VBITS_GE_1024-NEXT: ld1w { [[OP1:z[0-9]+]].s }, [[PG]]/z, [x0]
 185 ; VBITS_GE_1024-NEXT: ld1w { [[OP2:z[0-9]+]].s }, [[PG]]/z, [x1]
 186 ; VBITS_GE_1024-NEXT: and [[AND:z[0-9]+]].s, [[MASK]].s, #0x1
 187 ; VBITS_GE_1024-NEXT: cmpne [[COND:p[0-9]+]].s, [[PG1]]/z, [[AND]].s, #0
 188 ; VBITS_GE_1024-NEXT: sel [[RES:z[0-9]+]].s, [[COND]], [[OP1]].s, [[OP2]].s
 189 ; VBITS_GE_1024-NEXT: st1w { [[RES]].s }, [[PG]], [x0]
 190 ; VBITS_GE_1024: ret
 191   %mask = load <32 x i1>, <32 x i1>* %c
 192   %op1 = load <32 x float>, <32 x float>* %a
 193   %op2 = load <32 x float>, <32 x float>* %b
 194   %sel = select <32 x i1> %mask, <32 x float> %op1, <32 x float> %op2
 195   store <32 x float> %sel, <32 x float>* %a
 196   ret void
 197 }
 198
 199 define void @select_v64f32(<64 x float>* %a, <64 x float>* %b, <64 x i1>* %c) #0 {
 200 ; CHECK-LABEL: select_v64f32:
 201 ; CHECK: ptrue [[PG:p[0-9]+]].s, vl[[#min(div(VBYTES,4),64)]]
 202 ; CHECK: ptrue [[PG1:p[0-9]+]].s
 203 ; VBITS_GE_2048: ld1w { [[MASK:z[0-9]+]].s }, [[PG]]/z, [x9]
 204 ; VBITS_GE_2048-NEXT: ld1w { [[OP1:z[0-9]+]].s }, [[PG]]/z, [x0]
 205 ; VBITS_GE_2048-NEXT: ld1w { [[OP2:z[0-9]+]].s }, [[PG]]/z, [x1]
 206 ; VBITS_GE_2048-NEXT: and [[AND:z[0-9]+]].s, [[MASK]].s, #0x1
 207 ; VBITS_GE_2048-NEXT: cmpne [[COND:p[0-9]+]].s, [[PG1]]/z, [[AND]].s, #0
 208 ; VBITS_GE_2048-NEXT: sel [[RES:z[0-9]+]].s, [[COND]], [[OP1]].s, [[OP2]].s
 209 ; VBITS_GE_2048-NEXT: st1w { [[RES]].s }, [[PG]], [x0]
 210 ; VBITS_GE_2048: ret
 211   %mask = load <64 x i1>, <64 x i1>* %c
 212   %op1 = load <64 x float>, <64 x float>* %a
 213   %op2 = load <64 x float>, <64 x float>* %b
 214   %sel = select <64 x i1> %mask, <64 x float> %op1, <64 x float> %op2
 215   store <64 x float> %sel, <64 x float>* %a
 216   ret void
 217 }
 218
 219 ; Don't use SVE for 64-bit vectors.
 220 define <1 x double> @select_v1f64(<1 x double> %op1, <1 x double> %op2, <1 x i1> %mask) #0 {
 221 ; CHECK-LABEL: select_v1f64:
 222 ; CHECK: bif v0.8b, v1.8b, v2.8b
 223 ; CHECK: ret
 224   %sel = select <1 x i1> %mask, <1 x double> %op1, <1 x double> %op2
 225   ret <1 x double> %sel
 226 }
 227
 228 ; Don't use SVE for 128-bit vectors.
 229 define <2 x double> @select_v2f64(<2 x double> %op1, <2 x double> %op2, <2 x i1> %mask) #0 {
 230 ; CHECK-LABEL: select_v2f64:
 231 ; CHECK: bif v0.16b, v1.16b, v2.16b
 232 ; CHECK: ret
 233   %sel = select <2 x i1> %mask, <2 x double> %op1, <2 x double> %op2
 234   ret <2 x double> %sel
 235 }
 236
 237 define void @select_v4f64(<4 x double>* %a, <4 x double>* %b, <4 x i1>* %c) #0 {
 238 ; CHECK-LABEL: select_v4f64:
 239 ; CHECK: ptrue [[PG:p[0-9]+]].d, vl[[#min(div(VBYTES,8),4)]]
 240 ; CHECK: ptrue [[PG1:p[0-9]+]].d
 241 ; CHECK: ld1d { [[MASK:z[0-9]+]].d }, [[PG]]/z, [x9]
 242 ; CHECK-NEXT: ld1d { [[OP1:z[0-9]+]].d }, [[PG]]/z, [x0]
 243 ; CHECK-NEXT: ld1d { [[OP2:z[0-9]+]].d }, [[PG]]/z, [x1]
 244 ; CHECK-NEXT: and [[AND:z[0-9]+]].d, [[MASK]].d, #0x1
 245 ; CHECK-NEXT: cmpne [[COND:p[0-9]+]].d, [[PG1]]/z, [[AND]].d, #0
 246 ; CHECK-NEXT: sel [[RES:z[0-9]+]].d, [[COND]], [[OP1]].d, [[OP2]].d
 247 ; CHECK-NEXT: st1d { [[RES]].d }, [[PG]], [x0]
 248 ; CHECK: ret
 249   %mask = load <4 x i1>, <4 x i1>* %c
 250   %op1 = load <4 x double>, <4 x double>* %a
 251   %op2 = load <4 x double>, <4 x double>* %b
 252   %sel = select <4 x i1> %mask, <4 x double> %op1, <4 x double> %op2
 253   store <4 x double> %sel, <4 x double>* %a
 254   ret void
 255 }
 256
 257 define void @select_v8f64(<8 x double>* %a, <8 x double>* %b, <8 x i1>* %c) #0 {
 258 ; CHECK-LABEL: select_v8f64:
 259 ; CHECK: ptrue [[PG:p[0-9]+]].d, vl[[#min(div(VBYTES,8),8)]]
 260 ; CHECK: ptrue [[PG1:p[0-9]+]].d
 261 ; VBITS_GE_512: ld1d { [[MASK:z[0-9]+]].d }, [[PG]]/z, [x9]
 262 ; VBITS_GE_512-NEXT: ld1d { [[OP1:z[0-9]+]].d }, [[PG]]/z, [x0]
 263 ; VBITS_GE_512-NEXT: ld1d { [[OP2:z[0-9]+]].d }, [[PG]]/z, [x1]
 264 ; VBITS_GE_512-NEXT: and [[AND:z[0-9]+]].d, [[MASK]].d, #0x1
 265 ; VBITS_GE_512-NEXT: cmpne [[COND:p[0-9]+]].d, [[PG1]]/z, [[AND]].d, #0
 266 ; VBITS_GE_512-NEXT: sel [[RES:z[0-9]+]].d, [[COND]], [[OP1]].d, [[OP2]].d
 267 ; VBITS_GE_512-NEXT: st1d { [[RES]].d }, [[PG]], [x0]
 268 ; VBITS_GE_512: ret
 269   %mask = load <8 x i1>, <8 x i1>* %c
 270   %op1 = load <8 x double>, <8 x double>* %a
 271   %op2 = load <8 x double>, <8 x double>* %b
 272   %sel = select <8 x i1> %mask, <8 x double> %op1, <8 x double> %op2
 273   store <8 x double> %sel, <8 x double>* %a
 274   ret void
 275 }
 276
 277 define void @select_v16f64(<16 x double>* %a, <16 x double>* %b, <16 x i1>* %c) #0 {
 278 ; CHECK-LABEL: select_v16f64:
 279 ; CHECK: ptrue [[PG:p[0-9]+]].d, vl[[#min(div(VBYTES,8),16)]]
 280 ; CHECK: ptrue [[PG1:p[0-9]+]].d
 281 ; VBITS_GE_1024: ld1d { [[MASK:z[0-9]+]].d }, [[PG]]/z, [x9]
 282 ; VBITS_GE_1024-NEXT: ld1d { [[OP1:z[0-9]+]].d }, [[PG]]/z, [x0]
 283 ; VBITS_GE_1024-NEXT: ld1d { [[OP2:z[0-9]+]].d }, [[PG]]/z, [x1]
 284 ; VBITS_GE_1024-NEXT: and [[AND:z[0-9]+]].d, [[MASK]].d, #0x1
 285 ; VBITS_GE_1024-NEXT: cmpne [[COND:p[0-9]+]].d, [[PG1]]/z, [[AND]].d, #0
 286 ; VBITS_GE_1024-NEXT: sel [[RES:z[0-9]+]].d, [[COND]], [[OP1]].d, [[OP2]].d
 287 ; VBITS_GE_1024-NEXT: st1d { [[RES]].d }, [[PG]], [x0]
 288 ; VBITS_GE_1024: ret
 289   %mask = load <16 x i1>, <16 x i1>* %c
 290   %op1 = load <16 x double>, <16 x double>* %a
 291   %op2 = load <16 x double>, <16 x double>* %b
 292   %sel = select <16 x i1> %mask, <16 x double> %op1, <16 x double> %op2
 293   store <16 x double> %sel, <16 x double>* %a
 294   ret void
 295 }
 296
 297 define void @select_v32f64(<32 x double>* %a, <32 x double>* %b, <32 x i1>* %c) #0 {
 298 ; CHECK-LABEL: select_v32f64:
 299 ; CHECK: ptrue [[PG:p[0-9]+]].d, vl[[#min(div(VBYTES,8),32)]]
 300 ; CHECK: ptrue [[PG1:p[0-9]+]].d
 301 ; VBITS_GE_2048: ld1d { [[MASK:z[0-9]+]].d }, [[PG]]/z, [x9]
 302 ; VBITS_GE_2048-NEXT: ld1d { [[OP1:z[0-9]+]].d }, [[PG]]/z, [x0]
 303 ; VBITS_GE_2048-NEXT: ld1d { [[OP2:z[0-9]+]].d }, [[PG]]/z, [x1]
 304 ; VBITS_GE_2048-NEXT: and [[AND:z[0-9]+]].d, [[MASK]].d, #0x1
 305 ; VBITS_GE_2048-NEXT: cmpne [[COND:p[0-9]+]].d, [[PG1]]/z, [[AND]].d, #0
 306 ; VBITS_GE_2048-NEXT: sel [[RES:z[0-9]+]].d, [[COND]], [[OP1]].d, [[OP2]].d
 307 ; VBITS_GE_2048-NEXT: st1d { [[RES]].d }, [[PG]], [x0]
 308 ; VBITS_GE_2048: ret
 309   %mask = load <32 x i1>, <32 x i1>* %c
 310   %op1 = load <32 x double>, <32 x double>* %a
 311   %op2 = load <32 x double>, <32 x double>* %b
 312   %sel = select <32 x i1> %mask, <32 x double> %op1, <32 x double> %op2
 313   store <32 x double> %sel, <32 x double>* %a
 314   ret void
 315 }
 316
 317 attributes #0 = { "target-features"="+sve" }