llvm/test/CodeGen/AArch64/sve-int-arith.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mtriple=aarch64-linux-gnu -mattr=+sve < %s | FileCheck %s
   3
   4 define <vscale x 2 x i64> @add_i64(<vscale x 2 x i64> %a, <vscale x 2 x i64> %b) {
   5 ; CHECK-LABEL: add_i64:
   6 ; CHECK:       // %bb.0:
   7 ; CHECK-NEXT:    add z0.d, z0.d, z1.d
   8 ; CHECK-NEXT:    ret
   9   %res = add <vscale x 2 x i64> %a, %b
  10   ret <vscale x 2 x i64> %res
  11 }
  12
  13 define <vscale x 4 x i32> @add_i32(<vscale x 4 x i32> %a, <vscale x 4 x i32> %b) {
  14 ; CHECK-LABEL: add_i32:
  15 ; CHECK:       // %bb.0:
  16 ; CHECK-NEXT:    add z0.s, z0.s, z1.s
  17 ; CHECK-NEXT:    ret
  18   %res = add <vscale x 4 x i32> %a, %b
  19   ret <vscale x 4 x i32> %res
  20 }
  21
  22 define <vscale x 8 x i16> @add_i16(<vscale x 8 x i16> %a, <vscale x 8 x i16> %b) {
  23 ; CHECK-LABEL: add_i16:
  24 ; CHECK:       // %bb.0:
  25 ; CHECK-NEXT:    add z0.h, z0.h, z1.h
  26 ; CHECK-NEXT:    ret
  27   %res = add <vscale x 8 x i16> %a, %b
  28   ret <vscale x 8 x i16> %res
  29 }
  30
  31 define <vscale x 16 x i8> @add_i8(<vscale x 16 x i8> %a, <vscale x 16 x i8> %b) {
  32 ; CHECK-LABEL: add_i8:
  33 ; CHECK:       // %bb.0:
  34 ; CHECK-NEXT:    add z0.b, z0.b, z1.b
  35 ; CHECK-NEXT:    ret
  36   %res = add <vscale x 16 x i8> %a, %b
  37   ret <vscale x 16 x i8> %res
  38 }
  39
  40 define <vscale x 16 x i8> @add_i8_zero(<vscale x 16 x i8> %a) {
  41 ; CHECK-LABEL: add_i8_zero:
  42 ; CHECK:       // %bb.0:
  43 ; CHECK-NEXT:    ret
  44   %res = add <vscale x 16 x i8> %a, zeroinitializer
  45   ret <vscale x 16 x i8> %res
  46 }
  47
  48 define <vscale x 1 x i32> @add_nxv1i32(<vscale x 1 x i32> %a, <vscale x 1 x i32> %b) {
  49 ; CHECK-LABEL: add_nxv1i32:
  50 ; CHECK:       // %bb.0: // %entry
  51 ; CHECK-NEXT:    add z0.s, z0.s, z1.s
  52 ; CHECK-NEXT:    ret
  53 entry:
  54   %c = add <vscale x 1 x i32> %a, %b
  55   ret <vscale x 1 x i32> %c
  56 }
  57
  58 define <vscale x 2 x i64> @sub_i64(<vscale x 2 x i64> %a, <vscale x 2 x i64> %b) {
  59 ; CHECK-LABEL: sub_i64:
  60 ; CHECK:       // %bb.0:
  61 ; CHECK-NEXT:    sub z0.d, z0.d, z1.d
  62 ; CHECK-NEXT:    ret
  63   %res = sub <vscale x 2 x i64> %a, %b
  64   ret <vscale x 2 x i64> %res
  65 }
  66
  67 define <vscale x 4 x i32> @sub_i32(<vscale x 4 x i32> %a, <vscale x 4 x i32> %b) {
  68 ; CHECK-LABEL: sub_i32:
  69 ; CHECK:       // %bb.0:
  70 ; CHECK-NEXT:    sub z0.s, z0.s, z1.s
  71 ; CHECK-NEXT:    ret
  72   %res = sub <vscale x 4 x i32> %a, %b
  73   ret <vscale x 4 x i32> %res
  74 }
  75
  76 define <vscale x 8 x i16> @sub_i16(<vscale x 8 x i16> %a, <vscale x 8 x i16> %b) {
  77 ; CHECK-LABEL: sub_i16:
  78 ; CHECK:       // %bb.0:
  79 ; CHECK-NEXT:    sub z0.h, z0.h, z1.h
  80 ; CHECK-NEXT:    ret
  81   %res = sub <vscale x 8 x i16> %a, %b
  82   ret <vscale x 8 x i16> %res
  83 }
  84
  85 define <vscale x 16 x i8> @sub_i8(<vscale x 16 x i8> %a, <vscale x 16 x i8> %b) {
  86 ; CHECK-LABEL: sub_i8:
  87 ; CHECK:       // %bb.0:
  88 ; CHECK-NEXT:    sub z0.b, z0.b, z1.b
  89 ; CHECK-NEXT:    ret
  90   %res = sub <vscale x 16 x i8> %a, %b
  91   ret <vscale x 16 x i8> %res
  92 }
  93
  94 define <vscale x 16 x i8> @sub_i8_zero(<vscale x 16 x i8> %a) {
  95 ; CHECK-LABEL: sub_i8_zero:
  96 ; CHECK:       // %bb.0:
  97 ; CHECK-NEXT:    ret
  98   %res = sub <vscale x 16 x i8> %a, zeroinitializer
  99   ret <vscale x 16 x i8> %res
 100 }
 101
 102 define <vscale x 16 x i8> @abs_nxv16i8(<vscale x 16 x i8> %a) {
 103 ; CHECK-LABEL: abs_nxv16i8:
 104 ; CHECK:       // %bb.0:
 105 ; CHECK-NEXT:    ptrue p0.b
 106 ; CHECK-NEXT:    abs z0.b, p0/m, z0.b
 107 ; CHECK-NEXT:    ret
 108   %res = call <vscale x 16 x i8> @llvm.abs.nxv16i8(<vscale x 16 x i8> %a, i1 false)
 109   ret <vscale x 16 x i8> %res
 110 }
 111
 112 define <vscale x 8 x i16> @abs_nxv8i16(<vscale x 8 x i16> %a) {
 113 ; CHECK-LABEL: abs_nxv8i16:
 114 ; CHECK:       // %bb.0:
 115 ; CHECK-NEXT:    ptrue p0.h
 116 ; CHECK-NEXT:    abs z0.h, p0/m, z0.h
 117 ; CHECK-NEXT:    ret
 118   %res = call <vscale x 8 x i16> @llvm.abs.nxv8i16(<vscale x 8 x i16> %a, i1 false)
 119   ret <vscale x 8 x i16> %res
 120 }
 121
 122 define <vscale x 4 x i32> @abs_nxv4i32(<vscale x 4 x i32> %a) {
 123 ; CHECK-LABEL: abs_nxv4i32:
 124 ; CHECK:       // %bb.0:
 125 ; CHECK-NEXT:    ptrue p0.s
 126 ; CHECK-NEXT:    abs z0.s, p0/m, z0.s
 127 ; CHECK-NEXT:    ret
 128   %res = call <vscale x 4 x i32> @llvm.abs.nxv4i32(<vscale x 4 x i32> %a, i1 false)
 129   ret <vscale x 4 x i32> %res
 130 }
 131
 132 define <vscale x 2 x i64> @abs_nxv2i64(<vscale x 2 x i64> %a) {
 133 ; CHECK-LABEL: abs_nxv2i64:
 134 ; CHECK:       // %bb.0:
 135 ; CHECK-NEXT:    ptrue p0.d
 136 ; CHECK-NEXT:    abs z0.d, p0/m, z0.d
 137 ; CHECK-NEXT:    ret
 138   %res = call <vscale x 2 x i64> @llvm.abs.nxv2i64(<vscale x 2 x i64> %a, i1 false)
 139   ret <vscale x 2 x i64> %res
 140 }
 141
 142 define <vscale x 4 x i16> @abs_nxv4i16(<vscale x 4 x i16> %a) {
 143 ; CHECK-LABEL: abs_nxv4i16:
 144 ; CHECK:       // %bb.0:
 145 ; CHECK-NEXT:    ptrue p0.s
 146 ; CHECK-NEXT:    sxth z0.s, p0/m, z0.s
 147 ; CHECK-NEXT:    abs z0.s, p0/m, z0.s
 148 ; CHECK-NEXT:    ret
 149   %res = call <vscale x 4 x i16> @llvm.abs.nxv4i16(<vscale x 4 x i16> %a, i1 false)
 150   ret <vscale x 4 x i16> %res
 151 }
 152
 153 define <vscale x 32 x i8> @abs_nxv32i8(<vscale x 32 x i8> %a) {
 154 ; CHECK-LABEL: abs_nxv32i8:
 155 ; CHECK:       // %bb.0:
 156 ; CHECK-NEXT:    ptrue p0.b
 157 ; CHECK-NEXT:    abs z0.b, p0/m, z0.b
 158 ; CHECK-NEXT:    abs z1.b, p0/m, z1.b
 159 ; CHECK-NEXT:    ret
 160   %res = call <vscale x 32 x i8> @llvm.abs.nxv32i8(<vscale x 32 x i8> %a, i1 false)
 161   ret <vscale x 32 x i8> %res
 162 }
 163
 164 define <vscale x 8 x i64> @abs_nxv8i64(<vscale x 8 x i64> %a) {
 165 ; CHECK-LABEL: abs_nxv8i64:
 166 ; CHECK:       // %bb.0:
 167 ; CHECK-NEXT:    ptrue p0.d
 168 ; CHECK-NEXT:    abs z0.d, p0/m, z0.d
 169 ; CHECK-NEXT:    abs z1.d, p0/m, z1.d
 170 ; CHECK-NEXT:    abs z2.d, p0/m, z2.d
 171 ; CHECK-NEXT:    abs z3.d, p0/m, z3.d
 172 ; CHECK-NEXT:    ret
 173   %res = call <vscale x 8 x i64> @llvm.abs.nxv8i64(<vscale x 8 x i64> %a, i1 false)
 174   ret <vscale x 8 x i64> %res
 175 }
 176
 177 define <vscale x 2 x i64> @sqadd_i64(<vscale x 2 x i64> %a, <vscale x 2 x i64> %b) {
 178 ; CHECK-LABEL: sqadd_i64:
 179 ; CHECK:       // %bb.0:
 180 ; CHECK-NEXT:    sqadd z0.d, z0.d, z1.d
 181 ; CHECK-NEXT:    ret
 182   %res = call <vscale x 2 x i64> @llvm.sadd.sat.nxv2i64(<vscale x 2 x i64>  %a, <vscale x 2 x i64> %b)
 183   ret <vscale x 2 x i64> %res
 184 }
 185
 186 define <vscale x 4 x i32> @sqadd_i32(<vscale x 4 x i32> %a, <vscale x 4 x i32> %b) {
 187 ; CHECK-LABEL: sqadd_i32:
 188 ; CHECK:       // %bb.0:
 189 ; CHECK-NEXT:    sqadd z0.s, z0.s, z1.s
 190 ; CHECK-NEXT:    ret
 191   %res = call <vscale x 4 x i32> @llvm.sadd.sat.nxv4i32(<vscale x 4 x i32>  %a, <vscale x 4 x i32> %b)
 192   ret <vscale x 4 x i32> %res
 193 }
 194
 195 define <vscale x 4 x i32> @sqadd_i32_zero(<vscale x 4 x i32> %a) {
 196 ; CHECK-LABEL: sqadd_i32_zero:
 197 ; CHECK:       // %bb.0:
 198 ; CHECK-NEXT:    ret
 199   %res = call <vscale x 4 x i32> @llvm.sadd.sat.nxv4i32(<vscale x 4 x i32>  %a, <vscale x 4 x i32> zeroinitializer)
 200   ret <vscale x 4 x i32> %res
 201 }
 202
 203 define <vscale x 8 x i16> @sqadd_i16(<vscale x 8 x i16> %a, <vscale x 8 x i16> %b) {
 204 ; CHECK-LABEL: sqadd_i16:
 205 ; CHECK:       // %bb.0:
 206 ; CHECK-NEXT:    sqadd z0.h, z0.h, z1.h
 207 ; CHECK-NEXT:    ret
 208   %res = call <vscale x 8 x i16> @llvm.sadd.sat.nxv8i16(<vscale x 8 x i16>  %a, <vscale x 8 x i16> %b)
 209   ret <vscale x 8 x i16> %res
 210 }
 211
 212 define <vscale x 16 x i8> @sqadd_i8(<vscale x 16 x i8> %a, <vscale x 16 x i8> %b) {
 213 ; CHECK-LABEL: sqadd_i8:
 214 ; CHECK:       // %bb.0:
 215 ; CHECK-NEXT:    sqadd z0.b, z0.b, z1.b
 216 ; CHECK-NEXT:    ret
 217   %res = call <vscale x 16 x i8> @llvm.sadd.sat.nxv16i8(<vscale x 16 x i8>  %a, <vscale x 16 x i8> %b)
 218   ret <vscale x 16 x i8> %res
 219 }
 220
 221
 222 define <vscale x 2 x i64> @sqsub_i64(<vscale x 2 x i64> %a, <vscale x 2 x i64> %b) {
 223 ; CHECK-LABEL: sqsub_i64:
 224 ; CHECK:       // %bb.0:
 225 ; CHECK-NEXT:    sqsub z0.d, z0.d, z1.d
 226 ; CHECK-NEXT:    ret
 227   %res = call <vscale x 2 x i64> @llvm.ssub.sat.nxv2i64(<vscale x 2 x i64>  %a, <vscale x 2 x i64> %b)
 228   ret <vscale x 2 x i64> %res
 229 }
 230
 231 define <vscale x 2 x i64> @sqsub_i64_zero(<vscale x 2 x i64> %a) {
 232 ; CHECK-LABEL: sqsub_i64_zero:
 233 ; CHECK:       // %bb.0:
 234 ; CHECK-NEXT:    ret
 235   %res = call <vscale x 2 x i64> @llvm.ssub.sat.nxv2i64(<vscale x 2 x i64>  %a, <vscale x 2 x i64> zeroinitializer)
 236   ret <vscale x 2 x i64> %res
 237 }
 238
 239 define <vscale x 4 x i32> @sqsub_i32(<vscale x 4 x i32> %a, <vscale x 4 x i32> %b) {
 240 ; CHECK-LABEL: sqsub_i32:
 241 ; CHECK:       // %bb.0:
 242 ; CHECK-NEXT:    sqsub z0.s, z0.s, z1.s
 243 ; CHECK-NEXT:    ret
 244   %res = call <vscale x 4 x i32> @llvm.ssub.sat.nxv4i32(<vscale x 4 x i32>  %a, <vscale x 4 x i32> %b)
 245   ret <vscale x 4 x i32> %res
 246 }
 247
 248 define <vscale x 8 x i16> @sqsub_i16(<vscale x 8 x i16> %a, <vscale x 8 x i16> %b) {
 249 ; CHECK-LABEL: sqsub_i16:
 250 ; CHECK:       // %bb.0:
 251 ; CHECK-NEXT:    sqsub z0.h, z0.h, z1.h
 252 ; CHECK-NEXT:    ret
 253   %res = call <vscale x 8 x i16> @llvm.ssub.sat.nxv8i16(<vscale x 8 x i16>  %a, <vscale x 8 x i16> %b)
 254   ret <vscale x 8 x i16> %res
 255 }
 256
 257 define <vscale x 16 x i8> @sqsub_i8(<vscale x 16 x i8> %a, <vscale x 16 x i8> %b) {
 258 ; CHECK-LABEL: sqsub_i8:
 259 ; CHECK:       // %bb.0:
 260 ; CHECK-NEXT:    sqsub z0.b, z0.b, z1.b
 261 ; CHECK-NEXT:    ret
 262   %res = call <vscale x 16 x i8> @llvm.ssub.sat.nxv16i8(<vscale x 16 x i8>  %a, <vscale x 16 x i8> %b)
 263   ret <vscale x 16 x i8> %res
 264 }
 265
 266
 267 define <vscale x 2 x i64> @uqadd_i64(<vscale x 2 x i64> %a, <vscale x 2 x i64> %b) {
 268 ; CHECK-LABEL: uqadd_i64:
 269 ; CHECK:       // %bb.0:
 270 ; CHECK-NEXT:    uqadd z0.d, z0.d, z1.d
 271 ; CHECK-NEXT:    ret
 272   %res = call <vscale x 2 x i64> @llvm.uadd.sat.nxv2i64(<vscale x 2 x i64>  %a, <vscale x 2 x i64> %b)
 273   ret <vscale x 2 x i64> %res
 274 }
 275
 276 define <vscale x 4 x i32> @uqadd_i32(<vscale x 4 x i32> %a, <vscale x 4 x i32> %b) {
 277 ; CHECK-LABEL: uqadd_i32:
 278 ; CHECK:       // %bb.0:
 279 ; CHECK-NEXT:    uqadd z0.s, z0.s, z1.s
 280 ; CHECK-NEXT:    ret
 281   %res = call <vscale x 4 x i32> @llvm.uadd.sat.nxv4i32(<vscale x 4 x i32>  %a, <vscale x 4 x i32> %b)
 282   ret <vscale x 4 x i32> %res
 283 }
 284
 285 define <vscale x 8 x i16> @uqadd_i16(<vscale x 8 x i16> %a, <vscale x 8 x i16> %b) {
 286 ; CHECK-LABEL: uqadd_i16:
 287 ; CHECK:       // %bb.0:
 288 ; CHECK-NEXT:    uqadd z0.h, z0.h, z1.h
 289 ; CHECK-NEXT:    ret
 290   %res = call <vscale x 8 x i16> @llvm.uadd.sat.nxv8i16(<vscale x 8 x i16>  %a, <vscale x 8 x i16> %b)
 291   ret <vscale x 8 x i16> %res
 292 }
 293
 294 define <vscale x 16 x i8> @uqadd_i8(<vscale x 16 x i8> %a, <vscale x 16 x i8> %b) {
 295 ; CHECK-LABEL: uqadd_i8:
 296 ; CHECK:       // %bb.0:
 297 ; CHECK-NEXT:    uqadd z0.b, z0.b, z1.b
 298 ; CHECK-NEXT:    ret
 299   %res = call <vscale x 16 x i8> @llvm.uadd.sat.nxv16i8(<vscale x 16 x i8>  %a, <vscale x 16 x i8> %b)
 300   ret <vscale x 16 x i8> %res
 301 }
 302
 303
 304 define <vscale x 2 x i64> @uqsub_i64(<vscale x 2 x i64> %a, <vscale x 2 x i64> %b) {
 305 ; CHECK-LABEL: uqsub_i64:
 306 ; CHECK:       // %bb.0:
 307 ; CHECK-NEXT:    uqsub z0.d, z0.d, z1.d
 308 ; CHECK-NEXT:    ret
 309   %res = call <vscale x 2 x i64> @llvm.usub.sat.nxv2i64(<vscale x 2 x i64>  %a, <vscale x 2 x i64> %b)
 310   ret <vscale x 2 x i64> %res
 311 }
 312
 313 define <vscale x 4 x i32> @uqsub_i32(<vscale x 4 x i32> %a, <vscale x 4 x i32> %b) {
 314 ; CHECK-LABEL: uqsub_i32:
 315 ; CHECK:       // %bb.0:
 316 ; CHECK-NEXT:    uqsub z0.s, z0.s, z1.s
 317 ; CHECK-NEXT:    ret
 318   %res = call <vscale x 4 x i32> @llvm.usub.sat.nxv4i32(<vscale x 4 x i32>  %a, <vscale x 4 x i32> %b)
 319   ret <vscale x 4 x i32> %res
 320 }
 321
 322 define <vscale x 8 x i16> @uqsub_i16(<vscale x 8 x i16> %a, <vscale x 8 x i16> %b) {
 323 ; CHECK-LABEL: uqsub_i16:
 324 ; CHECK:       // %bb.0:
 325 ; CHECK-NEXT:    uqsub z0.h, z0.h, z1.h
 326 ; CHECK-NEXT:    ret
 327   %res = call <vscale x 8 x i16> @llvm.usub.sat.nxv8i16(<vscale x 8 x i16>  %a, <vscale x 8 x i16> %b)
 328   ret <vscale x 8 x i16> %res
 329 }
 330
 331 define <vscale x 16 x i8> @uqsub_i8(<vscale x 16 x i8> %a, <vscale x 16 x i8> %b) {
 332 ; CHECK-LABEL: uqsub_i8:
 333 ; CHECK:       // %bb.0:
 334 ; CHECK-NEXT:    uqsub z0.b, z0.b, z1.b
 335 ; CHECK-NEXT:    ret
 336   %res = call <vscale x 16 x i8> @llvm.usub.sat.nxv16i8(<vscale x 16 x i8>  %a, <vscale x 16 x i8> %b)
 337   ret <vscale x 16 x i8> %res
 338 }
 339
 340 define <vscale x 16 x i8> @mla_i8(<vscale x 16 x i8> %a, <vscale x 16 x i8> %b, <vscale x 16 x i8> %c) {
 341 ; CHECK-LABEL: mla_i8:
 342 ; CHECK:       // %bb.0:
 343 ; CHECK-NEXT:    ptrue p0.b
 344 ; CHECK-NEXT:    mla z2.b, p0/m, z0.b, z1.b
 345 ; CHECK-NEXT:    mov z0.d, z2.d
 346 ; CHECK-NEXT:    ret
 347   %prod = mul <vscale x 16 x i8> %a, %b
 348   %res = add <vscale x 16 x i8> %c, %prod
 349   ret <vscale x 16 x i8> %res
 350 }
 351
 352 define <vscale x 16 x i8> @mla_i8_multiuse(<vscale x 16 x i8> %a, <vscale x 16 x i8> %b, <vscale x 16 x i8> %c, <vscale x 16 x i8>* %p) {
 353 ; CHECK-LABEL: mla_i8_multiuse:
 354 ; CHECK:       // %bb.0:
 355 ; CHECK-NEXT:    ptrue p0.b
 356 ; CHECK-NEXT:    mul z1.b, p0/m, z1.b, z0.b
 357 ; CHECK-NEXT:    add z0.b, z2.b, z1.b
 358 ; CHECK-NEXT:    st1b { z1.b }, p0, [x0]
 359 ; CHECK-NEXT:    ret
 360   %prod = mul <vscale x 16 x i8> %a, %b
 361   store <vscale x 16 x i8> %prod, <vscale x 16 x i8>* %p
 362   %res = add <vscale x 16 x i8> %c, %prod
 363   ret <vscale x 16 x i8> %res
 364 }
 365
 366 define <vscale x 16 x i8> @mls_i8(<vscale x 16 x i8> %a, <vscale x 16 x i8> %b, <vscale x 16 x i8> %c) {
 367 ; CHECK-LABEL: mls_i8:
 368 ; CHECK:       // %bb.0:
 369 ; CHECK-NEXT:    ptrue p0.b
 370 ; CHECK-NEXT:    mls z2.b, p0/m, z0.b, z1.b
 371 ; CHECK-NEXT:    mov z0.d, z2.d
 372 ; CHECK-NEXT:    ret
 373   %prod = mul <vscale x 16 x i8> %a, %b
 374   %res = sub <vscale x 16 x i8> %c, %prod
 375   ret <vscale x 16 x i8> %res
 376 }
 377
 378 declare <vscale x 16 x i8> @llvm.sadd.sat.nxv16i8(<vscale x 16 x i8>, <vscale x 16 x i8>)
 379 declare <vscale x 8 x i16> @llvm.sadd.sat.nxv8i16(<vscale x 8 x i16>, <vscale x 8 x i16>)
 380 declare <vscale x 4 x i32> @llvm.sadd.sat.nxv4i32(<vscale x 4 x i32>, <vscale x 4 x i32>)
 381 declare <vscale x 2 x i64> @llvm.sadd.sat.nxv2i64(<vscale x 2 x i64>, <vscale x 2 x i64>)
 382
 383 declare <vscale x 16 x i8> @llvm.ssub.sat.nxv16i8(<vscale x 16 x i8>, <vscale x 16 x i8>)
 384 declare <vscale x 8 x i16> @llvm.ssub.sat.nxv8i16(<vscale x 8 x i16>, <vscale x 8 x i16>)
 385 declare <vscale x 4 x i32> @llvm.ssub.sat.nxv4i32(<vscale x 4 x i32>, <vscale x 4 x i32>)
 386 declare <vscale x 2 x i64> @llvm.ssub.sat.nxv2i64(<vscale x 2 x i64>, <vscale x 2 x i64>)
 387
 388 declare <vscale x 16 x i8> @llvm.uadd.sat.nxv16i8(<vscale x 16 x i8>, <vscale x 16 x i8>)
 389 declare <vscale x 8 x i16> @llvm.uadd.sat.nxv8i16(<vscale x 8 x i16>, <vscale x 8 x i16>)
 390 declare <vscale x 4 x i32> @llvm.uadd.sat.nxv4i32(<vscale x 4 x i32>, <vscale x 4 x i32>)
 391 declare <vscale x 2 x i64> @llvm.uadd.sat.nxv2i64(<vscale x 2 x i64>, <vscale x 2 x i64>)
 392
 393 declare <vscale x 16 x i8> @llvm.usub.sat.nxv16i8(<vscale x 16 x i8>, <vscale x 16 x i8>)
 394 declare <vscale x 8 x i16> @llvm.usub.sat.nxv8i16(<vscale x 8 x i16>, <vscale x 8 x i16>)
 395 declare <vscale x 4 x i32> @llvm.usub.sat.nxv4i32(<vscale x 4 x i32>, <vscale x 4 x i32>)
 396 declare <vscale x 2 x i64> @llvm.usub.sat.nxv2i64(<vscale x 2 x i64>, <vscale x 2 x i64>)
 397
 398 declare <vscale x 32 x i8> @llvm.abs.nxv32i8(<vscale x 32 x i8>, i1)
 399 declare <vscale x 16 x i8> @llvm.abs.nxv16i8(<vscale x 16 x i8>, i1)
 400 declare <vscale x 4 x i16> @llvm.abs.nxv4i16(<vscale x 4 x i16>, i1)
 401 declare <vscale x 8 x i16> @llvm.abs.nxv8i16(<vscale x 8 x i16>, i1)
 402 declare <vscale x 4 x i32> @llvm.abs.nxv4i32(<vscale x 4 x i32>, i1)
 403 declare <vscale x 8 x i64> @llvm.abs.nxv8i64(<vscale x 8 x i64>, i1)
 404 declare <vscale x 2 x i64> @llvm.abs.nxv2i64(<vscale x 2 x i64>, i1)