llvm/test/CodeGen/AArch64/sve-intrinsics-uqdec.ll

   1 ; RUN: llc -mtriple=aarch64-linux-gnu -mattr=+sve -asm-verbose=0 < %s | FileCheck %s
   2
   3 ; Since UQDEC{B|H|W|D|P} and UQINC{B|H|W|D|P} have identical semantics, the tests for
   4 ;   * @llvm.aarch64.sve.uqinc{b|h|w|d|p}, and
   5 ;   * @llvm.aarch64.sve.uqdec{b|h|w|d|p}
   6 ; should also be identical (with the instruction name being adjusted). When
   7 ; updating this file remember to make similar changes in the file testing the
   8 ; other intrinsic.
   9
  10 ;
  11 ; UQDECH (vector)
  12 ;
  13
  14 define <vscale x 8 x i16> @uqdech(<vscale x 8 x i16> %a) {
  15 ; CHECK-LABEL: uqdech:
  16 ; CHECK: uqdech z0.h, pow2
  17 ; CHECK-NEXT: ret
  18   %out = call <vscale x 8 x i16> @llvm.aarch64.sve.uqdech.nxv8i16(<vscale x 8 x i16> %a,
  19                                                                   i32 0, i32 1)
  20   ret <vscale x 8 x i16> %out
  21 }
  22
  23 ;
  24 ; UQDECW (vector)
  25 ;
  26
  27 define <vscale x 4 x i32> @uqdecw(<vscale x 4 x i32> %a) {
  28 ; CHECK-LABEL: uqdecw:
  29 ; CHECK: uqdecw z0.s, vl1, mul #2
  30 ; CHECK-NEXT: ret
  31   %out = call <vscale x 4 x i32> @llvm.aarch64.sve.uqdecw.nxv4i32(<vscale x 4 x i32> %a,
  32                                                                   i32 1, i32 2)
  33   ret <vscale x 4 x i32> %out
  34 }
  35
  36 ;
  37 ; UQDECD (vector)
  38 ;
  39
  40 define <vscale x 2 x i64> @uqdecd(<vscale x 2 x i64> %a) {
  41 ; CHECK-LABEL: uqdecd:
  42 ; CHECK: uqdecd z0.d, vl2, mul #3
  43 ; CHECK-NEXT: ret
  44   %out = call <vscale x 2 x i64> @llvm.aarch64.sve.uqdecd.nxv2i64(<vscale x 2 x i64> %a,
  45                                                                   i32 2, i32 3)
  46   ret <vscale x 2 x i64> %out
  47 }
  48
  49 ;
  50 ; UQDECP (vector)
  51 ;
  52
  53 define <vscale x 8 x i16> @uqdecp_b16(<vscale x 8 x i16> %a, <vscale x 8 x i1> %b) {
  54 ; CHECK-LABEL: uqdecp_b16:
  55 ; CHECK: uqdecp z0.h, p0
  56 ; CHECK-NEXT: ret
  57   %out = call <vscale x 8 x i16> @llvm.aarch64.sve.uqdecp.nxv8i16(<vscale x 8 x i16> %a,
  58                                                                   <vscale x 8 x i1> %b)
  59   ret <vscale x 8 x i16> %out
  60 }
  61
  62 define <vscale x 4 x i32> @uqdecp_b32(<vscale x 4 x i32> %a, <vscale x 4 x i1> %b) {
  63 ; CHECK-LABEL: uqdecp_b32:
  64 ; CHECK: uqdecp z0.s, p0
  65 ; CHECK-NEXT: ret
  66   %out = call <vscale x 4 x i32> @llvm.aarch64.sve.uqdecp.nxv4i32(<vscale x 4 x i32> %a,
  67                                                                   <vscale x 4 x i1> %b)
  68   ret <vscale x 4 x i32> %out
  69 }
  70
  71 define <vscale x 2 x i64> @uqdecp_b64(<vscale x 2 x i64> %a, <vscale x 2 x i1> %b) {
  72 ; CHECK-LABEL: uqdecp_b64:
  73 ; CHECK: uqdecp z0.d, p0
  74 ; CHECK-NEXT: ret
  75   %out = call <vscale x 2 x i64> @llvm.aarch64.sve.uqdecp.nxv2i64(<vscale x 2 x i64> %a,
  76                                                                   <vscale x 2 x i1> %b)
  77   ret <vscale x 2 x i64> %out
  78 }
  79
  80 ;
  81 ; UQDECB (scalar)
  82 ;
  83
  84 define i32 @uqdecb_n32(i32 %a) {
  85 ; CHECK-LABEL: uqdecb_n32:
  86 ; CHECK: uqdecb w0, vl3, mul #4
  87 ; CHECK-NEXT: ret
  88   %out = call i32 @llvm.aarch64.sve.uqdecb.n32(i32 %a, i32 3, i32 4)
  89   ret i32 %out
  90 }
  91
  92 define i64 @uqdecb_n64(i64 %a) {
  93 ; CHECK-LABEL: uqdecb_n64:
  94 ; CHECK: uqdecb x0, vl4, mul #5
  95 ; CHECK-NEXT: ret
  96   %out = call i64 @llvm.aarch64.sve.uqdecb.n64(i64 %a, i32 4, i32 5)
  97   ret i64 %out
  98 }
  99
 100 ;
 101 ; UQDECH (scalar)
 102 ;
 103
 104 define i32 @uqdech_n32(i32 %a) {
 105 ; CHECK-LABEL: uqdech_n32:
 106 ; CHECK: uqdech w0, vl5, mul #6
 107 ; CHECK-NEXT: ret
 108   %out = call i32 @llvm.aarch64.sve.uqdech.n32(i32 %a, i32 5, i32 6)
 109   ret i32 %out
 110 }
 111
 112 define i64 @uqdech_n64(i64 %a) {
 113 ; CHECK-LABEL: uqdech_n64:
 114 ; CHECK: uqdech x0, vl6, mul #7
 115 ; CHECK-NEXT: ret
 116   %out = call i64 @llvm.aarch64.sve.uqdech.n64(i64 %a, i32 6, i32 7)
 117   ret i64 %out
 118 }
 119
 120 ;
 121 ; UQDECW (scalar)
 122 ;
 123
 124 define i32 @uqdecw_n32(i32 %a) {
 125 ; CHECK-LABEL: uqdecw_n32:
 126 ; CHECK: uqdecw w0, vl7, mul #8
 127 ; CHECK-NEXT: ret
 128   %out = call i32 @llvm.aarch64.sve.uqdecw.n32(i32 %a, i32 7, i32 8)
 129   ret i32 %out
 130 }
 131
 132 define i64 @uqdecw_n64(i64 %a) {
 133 ; CHECK-LABEL: uqdecw_n64:
 134 ; CHECK: uqdecw x0, vl8, mul #9
 135 ; CHECK-NEXT: ret
 136   %out = call i64 @llvm.aarch64.sve.uqdecw.n64(i64 %a, i32 8, i32 9)
 137   ret i64 %out
 138 }
 139
 140 ;
 141 ; UQDECD (scalar)
 142 ;
 143
 144 define i32 @uqdecd_n32(i32 %a) {
 145 ; CHECK-LABEL: uqdecd_n32:
 146 ; CHECK: uqdecd w0, vl16, mul #10
 147 ; CHECK-NEXT: ret
 148   %out = call i32 @llvm.aarch64.sve.uqdecd.n32(i32 %a, i32 9, i32 10)
 149   ret i32 %out
 150 }
 151
 152 define i64 @uqdecd_n64(i64 %a) {
 153 ; CHECK-LABEL: uqdecd_n64:
 154 ; CHECK: uqdecd x0, vl32, mul #11
 155 ; CHECK-NEXT: ret
 156   %out = call i64 @llvm.aarch64.sve.uqdecd.n64(i64 %a, i32 10, i32 11)
 157   ret i64 %out
 158 }
 159
 160 ;
 161 ; UQDECP (scalar)
 162 ;
 163
 164 define i32 @uqdecp_n32_b8(i32 %a, <vscale x 16 x i1> %b) {
 165 ; CHECK-LABEL: uqdecp_n32_b8:
 166 ; CHECK: uqdecp w0, p0.b
 167 ; CHECK-NEXT: ret
 168   %out = call i32 @llvm.aarch64.sve.uqdecp.n32.nxv16i1(i32 %a, <vscale x 16 x i1> %b)
 169   ret i32 %out
 170 }
 171
 172 define i32 @uqdecp_n32_b16(i32 %a, <vscale x 8 x i1> %b) {
 173 ; CHECK-LABEL: uqdecp_n32_b16:
 174 ; CHECK: uqdecp w0, p0.h
 175 ; CHECK-NEXT: ret
 176   %out = call i32 @llvm.aarch64.sve.uqdecp.n32.nxv8i1(i32 %a, <vscale x 8 x i1> %b)
 177   ret i32 %out
 178 }
 179
 180 define i32 @uqdecp_n32_b32(i32 %a, <vscale x 4 x i1> %b) {
 181 ; CHECK-LABEL: uqdecp_n32_b32:
 182 ; CHECK: uqdecp w0, p0.s
 183 ; CHECK-NEXT: ret
 184   %out = call i32 @llvm.aarch64.sve.uqdecp.n32.nxv4i1(i32 %a, <vscale x 4 x i1> %b)
 185   ret i32 %out
 186 }
 187
 188 define i32 @uqdecp_n32_b64(i32 %a, <vscale x 2 x i1> %b) {
 189 ; CHECK-LABEL: uqdecp_n32_b64:
 190 ; CHECK: uqdecp w0, p0.d
 191 ; CHECK-NEXT: ret
 192   %out = call i32 @llvm.aarch64.sve.uqdecp.n32.nxv2i1(i32 %a, <vscale x 2 x i1> %b)
 193   ret i32 %out
 194 }
 195
 196 define i64 @uqdecp_n64_b8(i64 %a, <vscale x 16 x i1> %b) {
 197 ; CHECK-LABEL: uqdecp_n64_b8:
 198 ; CHECK: uqdecp x0, p0.b
 199 ; CHECK-NEXT: ret
 200   %out = call i64 @llvm.aarch64.sve.uqdecp.n64.nxv16i1(i64 %a, <vscale x 16 x i1> %b)
 201   ret i64 %out
 202 }
 203
 204 define i64 @uqdecp_n64_b16(i64 %a, <vscale x 8 x i1> %b) {
 205 ; CHECK-LABEL: uqdecp_n64_b16:
 206 ; CHECK: uqdecp x0, p0.h
 207 ; CHECK-NEXT: ret
 208   %out = call i64 @llvm.aarch64.sve.uqdecp.n64.nxv8i1(i64 %a, <vscale x 8 x i1> %b)
 209   ret i64 %out
 210 }
 211
 212 define i64 @uqdecp_n64_b32(i64 %a, <vscale x 4 x i1> %b) {
 213 ; CHECK-LABEL: uqdecp_n64_b32:
 214 ; CHECK: uqdecp x0, p0.s
 215 ; CHECK-NEXT: ret
 216   %out = call i64 @llvm.aarch64.sve.uqdecp.n64.nxv4i1(i64 %a, <vscale x 4 x i1> %b)
 217   ret i64 %out
 218 }
 219
 220 define i64 @uqdecp_n64_b64(i64 %a, <vscale x 2 x i1> %b) {
 221 ; CHECK-LABEL: uqdecp_n64_b64:
 222 ; CHECK: uqdecp x0, p0.d
 223 ; CHECK-NEXT: ret
 224   %out = call i64 @llvm.aarch64.sve.uqdecp.n64.nxv2i1(i64 %a, <vscale x 2 x i1> %b)
 225   ret i64 %out
 226 }
 227
 228 ; uqdec{h|w|d}(vector, pattern, multiplier)
 229 declare <vscale x 8 x i16> @llvm.aarch64.sve.uqdech.nxv8i16(<vscale x 8 x i16>, i32, i32)
 230 declare <vscale x 4 x i32> @llvm.aarch64.sve.uqdecw.nxv4i32(<vscale x 4 x i32>, i32, i32)
 231 declare <vscale x 2 x i64> @llvm.aarch64.sve.uqdecd.nxv2i64(<vscale x 2 x i64>, i32, i32)
 232
 233 ; uqdec{b|h|w|d}(scalar, pattern, multiplier)
 234 declare i32 @llvm.aarch64.sve.uqdecb.n32(i32, i32, i32)
 235 declare i64 @llvm.aarch64.sve.uqdecb.n64(i64, i32, i32)
 236 declare i32 @llvm.aarch64.sve.uqdech.n32(i32, i32, i32)
 237 declare i64 @llvm.aarch64.sve.uqdech.n64(i64, i32, i32)
 238 declare i32 @llvm.aarch64.sve.uqdecw.n32(i32, i32, i32)
 239 declare i64 @llvm.aarch64.sve.uqdecw.n64(i64, i32, i32)
 240 declare i32 @llvm.aarch64.sve.uqdecd.n32(i32, i32, i32)
 241 declare i64 @llvm.aarch64.sve.uqdecd.n64(i64, i32, i32)
 242
 243 ; uqdecp(scalar, predicate)
 244 declare i32 @llvm.aarch64.sve.uqdecp.n32.nxv16i1(i32, <vscale x 16 x i1>)
 245 declare i32 @llvm.aarch64.sve.uqdecp.n32.nxv8i1(i32, <vscale x 8 x i1>)
 246 declare i32 @llvm.aarch64.sve.uqdecp.n32.nxv4i1(i32, <vscale x 4 x i1>)
 247 declare i32 @llvm.aarch64.sve.uqdecp.n32.nxv2i1(i32, <vscale x 2 x i1>)
 248
 249 declare i64 @llvm.aarch64.sve.uqdecp.n64.nxv16i1(i64, <vscale x 16 x i1>)
 250 declare i64 @llvm.aarch64.sve.uqdecp.n64.nxv8i1(i64, <vscale x 8 x i1>)
 251 declare i64 @llvm.aarch64.sve.uqdecp.n64.nxv4i1(i64, <vscale x 4 x i1>)
 252 declare i64 @llvm.aarch64.sve.uqdecp.n64.nxv2i1(i64, <vscale x 2 x i1>)
 253
 254 ; uqdecp(vector, predicate)
 255 declare <vscale x 8 x i16> @llvm.aarch64.sve.uqdecp.nxv8i16(<vscale x 8 x i16>, <vscale x 8 x i1>)
 256 declare <vscale x 4 x i32> @llvm.aarch64.sve.uqdecp.nxv4i32(<vscale x 4 x i32>, <vscale x 4 x i1>)
 257 declare <vscale x 2 x i64> @llvm.aarch64.sve.uqdecp.nxv2i64(<vscale x 2 x i64>, <vscale x 2 x i1>)