llvm/test/CodeGen/Hexagon/swp-stages3.ll

   1 ; RUN: llc -march=hexagon -enable-pipeliner -pipeliner-max-stages=2 < %s
   2 ; REQUIRES: asserts
   3
   4 ; Test that the compiler doesn't seg fault due to incorrect names in epilog.
   5
   6 ; Function Attrs: nounwind
   7 define void @f0(i16* nocapture %a0, i16* nocapture %a1, i16 signext %a2) #0 {
   8 b0:
   9   %v0 = icmp sgt i16 %a2, 0
  10   br i1 %v0, label %b1, label %b3
  11
  12 b1:                                               ; preds = %b0
  13   %v1 = sext i16 %a2 to i32
  14   br label %b2
  15
  16 b2:                                               ; preds = %b2, %b1
  17   %v2 = phi i16 [ %v16, %b2 ], [ undef, %b1 ]
  18   %v3 = phi i32 [ %v17, %b2 ], [ 0, %b1 ]
  19   %v4 = phi i16* [ undef, %b2 ], [ %a0, %b1 ]
  20   %v5 = phi i16* [ %v6, %b2 ], [ %a1, %b1 ]
  21   %v6 = getelementptr inbounds i16, i16* %v5, i32 1
  22   %v7 = load i16, i16* %v5, align 2, !tbaa !0
  23   %v8 = sext i16 %v7 to i32
  24   %v9 = tail call i32 @llvm.hexagon.A2.aslh(i32 %v8)
  25   %v10 = tail call i32 @llvm.hexagon.S2.asr.r.r.sat(i32 %v9, i32 undef)
  26   %v11 = sext i16 %v2 to i32
  27   %v12 = tail call i32 @llvm.hexagon.M2.mpy.nac.sat.ll.s1(i32 %v10, i32 %v11, i32 undef)
  28   %v13 = tail call i32 @llvm.hexagon.S2.asl.r.r.sat(i32 %v12, i32 undef)
  29   %v14 = tail call i32 @llvm.hexagon.A2.addsat(i32 %v13, i32 32768)
  30   %v15 = tail call i32 @llvm.hexagon.A2.asrh(i32 %v14)
  31   %v16 = trunc i32 %v15 to i16
  32   store i16 %v16, i16* %v4, align 2, !tbaa !0
  33   %v17 = add i32 %v3, 1
  34   %v18 = icmp eq i32 %v17, %v1
  35   br i1 %v18, label %b3, label %b2
  36
  37 b3:                                               ; preds = %b2, %b0
  38   ret void
  39 }
  40
  41 ; Function Attrs: nounwind readnone
  42 declare i32 @llvm.hexagon.A2.aslh(i32) #1
  43
  44 ; Function Attrs: nounwind readnone
  45 declare i32 @llvm.hexagon.S2.asr.r.r.sat(i32, i32) #1
  46
  47 ; Function Attrs: nounwind readnone
  48 declare i32 @llvm.hexagon.M2.mpy.nac.sat.ll.s1(i32, i32, i32) #1
  49
  50 ; Function Attrs: nounwind readnone
  51 declare i32 @llvm.hexagon.S2.asl.r.r.sat(i32, i32) #1
  52
  53 ; Function Attrs: nounwind readnone
  54 declare i32 @llvm.hexagon.A2.asrh(i32) #1
  55
  56 ; Function Attrs: nounwind readnone
  57 declare i32 @llvm.hexagon.A2.addsat(i32, i32) #1
  58
  59 attributes #0 = { nounwind "target-cpu"="hexagonv55" }
  60 attributes #1 = { nounwind readnone }
  61
  62 !0 = !{!1, !1, i64 0}
  63 !1 = !{!"short", !2}
  64 !2 = !{!"omnipotent char", !3}
  65 !3 = !{!"Simple C/C++ TBAA"}