llvm/test/CodeGen/RISCV/half-fcmp.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mtriple=riscv32 -mattr=+experimental-zfh -verify-machineinstrs \
   3 ; RUN:   -target-abi ilp32f < %s | FileCheck -check-prefix=RV32IZFH %s
   4 ; RUN: llc -mtriple=riscv64 -mattr=+experimental-zfh -verify-machineinstrs \
   5 ; RUN:   -target-abi lp64f < %s | FileCheck -check-prefix=RV64IZFH %s
   6
   7 define i32 @fcmp_false(half %a, half %b) nounwind {
   8 ; RV32IZFH-LABEL: fcmp_false:
   9 ; RV32IZFH:       # %bb.0:
  10 ; RV32IZFH-NEXT:    mv a0, zero
  11 ; RV32IZFH-NEXT:    ret
  12 ;
  13 ; RV64IZFH-LABEL: fcmp_false:
  14 ; RV64IZFH:       # %bb.0:
  15 ; RV64IZFH-NEXT:    mv a0, zero
  16 ; RV64IZFH-NEXT:    ret
  17   %1 = fcmp false half %a, %b
  18   %2 = zext i1 %1 to i32
  19   ret i32 %2
  20 }
  21
  22 define i32 @fcmp_oeq(half %a, half %b) nounwind {
  23 ; RV32IZFH-LABEL: fcmp_oeq:
  24 ; RV32IZFH:       # %bb.0:
  25 ; RV32IZFH-NEXT:    feq.h a0, fa0, fa1
  26 ; RV32IZFH-NEXT:    ret
  27 ;
  28 ; RV64IZFH-LABEL: fcmp_oeq:
  29 ; RV64IZFH:       # %bb.0:
  30 ; RV64IZFH-NEXT:    feq.h a0, fa0, fa1
  31 ; RV64IZFH-NEXT:    ret
  32   %1 = fcmp oeq half %a, %b
  33   %2 = zext i1 %1 to i32
  34   ret i32 %2
  35 }
  36
  37 define i32 @fcmp_ogt(half %a, half %b) nounwind {
  38 ; RV32IZFH-LABEL: fcmp_ogt:
  39 ; RV32IZFH:       # %bb.0:
  40 ; RV32IZFH-NEXT:    flt.h a0, fa1, fa0
  41 ; RV32IZFH-NEXT:    ret
  42 ;
  43 ; RV64IZFH-LABEL: fcmp_ogt:
  44 ; RV64IZFH:       # %bb.0:
  45 ; RV64IZFH-NEXT:    flt.h a0, fa1, fa0
  46 ; RV64IZFH-NEXT:    ret
  47   %1 = fcmp ogt half %a, %b
  48   %2 = zext i1 %1 to i32
  49   ret i32 %2
  50 }
  51
  52 define i32 @fcmp_oge(half %a, half %b) nounwind {
  53 ; RV32IZFH-LABEL: fcmp_oge:
  54 ; RV32IZFH:       # %bb.0:
  55 ; RV32IZFH-NEXT:    fle.h a0, fa1, fa0
  56 ; RV32IZFH-NEXT:    ret
  57 ;
  58 ; RV64IZFH-LABEL: fcmp_oge:
  59 ; RV64IZFH:       # %bb.0:
  60 ; RV64IZFH-NEXT:    fle.h a0, fa1, fa0
  61 ; RV64IZFH-NEXT:    ret
  62   %1 = fcmp oge half %a, %b
  63   %2 = zext i1 %1 to i32
  64   ret i32 %2
  65 }
  66
  67 define i32 @fcmp_olt(half %a, half %b) nounwind {
  68 ; RV32IZFH-LABEL: fcmp_olt:
  69 ; RV32IZFH:       # %bb.0:
  70 ; RV32IZFH-NEXT:    flt.h a0, fa0, fa1
  71 ; RV32IZFH-NEXT:    ret
  72 ;
  73 ; RV64IZFH-LABEL: fcmp_olt:
  74 ; RV64IZFH:       # %bb.0:
  75 ; RV64IZFH-NEXT:    flt.h a0, fa0, fa1
  76 ; RV64IZFH-NEXT:    ret
  77   %1 = fcmp olt half %a, %b
  78   %2 = zext i1 %1 to i32
  79   ret i32 %2
  80 }
  81
  82 define i32 @fcmp_ole(half %a, half %b) nounwind {
  83 ; RV32IZFH-LABEL: fcmp_ole:
  84 ; RV32IZFH:       # %bb.0:
  85 ; RV32IZFH-NEXT:    fle.h a0, fa0, fa1
  86 ; RV32IZFH-NEXT:    ret
  87 ;
  88 ; RV64IZFH-LABEL: fcmp_ole:
  89 ; RV64IZFH:       # %bb.0:
  90 ; RV64IZFH-NEXT:    fle.h a0, fa0, fa1
  91 ; RV64IZFH-NEXT:    ret
  92   %1 = fcmp ole half %a, %b
  93   %2 = zext i1 %1 to i32
  94   ret i32 %2
  95 }
  96
  97 define i32 @fcmp_one(half %a, half %b) nounwind {
  98 ; RV32IZFH-LABEL: fcmp_one:
  99 ; RV32IZFH:       # %bb.0:
 100 ; RV32IZFH-NEXT:    flt.h a0, fa0, fa1
 101 ; RV32IZFH-NEXT:    flt.h a1, fa1, fa0
 102 ; RV32IZFH-NEXT:    or a0, a1, a0
 103 ; RV32IZFH-NEXT:    ret
 104 ;
 105 ; RV64IZFH-LABEL: fcmp_one:
 106 ; RV64IZFH:       # %bb.0:
 107 ; RV64IZFH-NEXT:    flt.h a0, fa0, fa1
 108 ; RV64IZFH-NEXT:    flt.h a1, fa1, fa0
 109 ; RV64IZFH-NEXT:    or a0, a1, a0
 110 ; RV64IZFH-NEXT:    ret
 111   %1 = fcmp one half %a, %b
 112   %2 = zext i1 %1 to i32
 113   ret i32 %2
 114 }
 115
 116 define i32 @fcmp_ord(half %a, half %b) nounwind {
 117 ; RV32IZFH-LABEL: fcmp_ord:
 118 ; RV32IZFH:       # %bb.0:
 119 ; RV32IZFH-NEXT:    feq.h a0, fa1, fa1
 120 ; RV32IZFH-NEXT:    feq.h a1, fa0, fa0
 121 ; RV32IZFH-NEXT:    and a0, a1, a0
 122 ; RV32IZFH-NEXT:    ret
 123 ;
 124 ; RV64IZFH-LABEL: fcmp_ord:
 125 ; RV64IZFH:       # %bb.0:
 126 ; RV64IZFH-NEXT:    feq.h a0, fa1, fa1
 127 ; RV64IZFH-NEXT:    feq.h a1, fa0, fa0
 128 ; RV64IZFH-NEXT:    and a0, a1, a0
 129 ; RV64IZFH-NEXT:    ret
 130   %1 = fcmp ord half %a, %b
 131   %2 = zext i1 %1 to i32
 132   ret i32 %2
 133 }
 134
 135 define i32 @fcmp_ueq(half %a, half %b) nounwind {
 136 ; RV32IZFH-LABEL: fcmp_ueq:
 137 ; RV32IZFH:       # %bb.0:
 138 ; RV32IZFH-NEXT:    flt.h a0, fa0, fa1
 139 ; RV32IZFH-NEXT:    flt.h a1, fa1, fa0
 140 ; RV32IZFH-NEXT:    or a0, a1, a0
 141 ; RV32IZFH-NEXT:    xori a0, a0, 1
 142 ; RV32IZFH-NEXT:    ret
 143 ;
 144 ; RV64IZFH-LABEL: fcmp_ueq:
 145 ; RV64IZFH:       # %bb.0:
 146 ; RV64IZFH-NEXT:    flt.h a0, fa0, fa1
 147 ; RV64IZFH-NEXT:    flt.h a1, fa1, fa0
 148 ; RV64IZFH-NEXT:    or a0, a1, a0
 149 ; RV64IZFH-NEXT:    xori a0, a0, 1
 150 ; RV64IZFH-NEXT:    ret
 151   %1 = fcmp ueq half %a, %b
 152   %2 = zext i1 %1 to i32
 153   ret i32 %2
 154 }
 155
 156 define i32 @fcmp_ugt(half %a, half %b) nounwind {
 157 ; RV32IZFH-LABEL: fcmp_ugt:
 158 ; RV32IZFH:       # %bb.0:
 159 ; RV32IZFH-NEXT:    fle.h a0, fa0, fa1
 160 ; RV32IZFH-NEXT:    xori a0, a0, 1
 161 ; RV32IZFH-NEXT:    ret
 162 ;
 163 ; RV64IZFH-LABEL: fcmp_ugt:
 164 ; RV64IZFH:       # %bb.0:
 165 ; RV64IZFH-NEXT:    fle.h a0, fa0, fa1
 166 ; RV64IZFH-NEXT:    xori a0, a0, 1
 167 ; RV64IZFH-NEXT:    ret
 168   %1 = fcmp ugt half %a, %b
 169   %2 = zext i1 %1 to i32
 170   ret i32 %2
 171 }
 172
 173 define i32 @fcmp_uge(half %a, half %b) nounwind {
 174 ; RV32IZFH-LABEL: fcmp_uge:
 175 ; RV32IZFH:       # %bb.0:
 176 ; RV32IZFH-NEXT:    flt.h a0, fa0, fa1
 177 ; RV32IZFH-NEXT:    xori a0, a0, 1
 178 ; RV32IZFH-NEXT:    ret
 179 ;
 180 ; RV64IZFH-LABEL: fcmp_uge:
 181 ; RV64IZFH:       # %bb.0:
 182 ; RV64IZFH-NEXT:    flt.h a0, fa0, fa1
 183 ; RV64IZFH-NEXT:    xori a0, a0, 1
 184 ; RV64IZFH-NEXT:    ret
 185   %1 = fcmp uge half %a, %b
 186   %2 = zext i1 %1 to i32
 187   ret i32 %2
 188 }
 189
 190 define i32 @fcmp_ult(half %a, half %b) nounwind {
 191 ; RV32IZFH-LABEL: fcmp_ult:
 192 ; RV32IZFH:       # %bb.0:
 193 ; RV32IZFH-NEXT:    fle.h a0, fa1, fa0
 194 ; RV32IZFH-NEXT:    xori a0, a0, 1
 195 ; RV32IZFH-NEXT:    ret
 196 ;
 197 ; RV64IZFH-LABEL: fcmp_ult:
 198 ; RV64IZFH:       # %bb.0:
 199 ; RV64IZFH-NEXT:    fle.h a0, fa1, fa0
 200 ; RV64IZFH-NEXT:    xori a0, a0, 1
 201 ; RV64IZFH-NEXT:    ret
 202   %1 = fcmp ult half %a, %b
 203   %2 = zext i1 %1 to i32
 204   ret i32 %2
 205 }
 206
 207 define i32 @fcmp_ule(half %a, half %b) nounwind {
 208 ; RV32IZFH-LABEL: fcmp_ule:
 209 ; RV32IZFH:       # %bb.0:
 210 ; RV32IZFH-NEXT:    flt.h a0, fa1, fa0
 211 ; RV32IZFH-NEXT:    xori a0, a0, 1
 212 ; RV32IZFH-NEXT:    ret
 213 ;
 214 ; RV64IZFH-LABEL: fcmp_ule:
 215 ; RV64IZFH:       # %bb.0:
 216 ; RV64IZFH-NEXT:    flt.h a0, fa1, fa0
 217 ; RV64IZFH-NEXT:    xori a0, a0, 1
 218 ; RV64IZFH-NEXT:    ret
 219   %1 = fcmp ule half %a, %b
 220   %2 = zext i1 %1 to i32
 221   ret i32 %2
 222 }
 223
 224 define i32 @fcmp_une(half %a, half %b) nounwind {
 225 ; RV32IZFH-LABEL: fcmp_une:
 226 ; RV32IZFH:       # %bb.0:
 227 ; RV32IZFH-NEXT:    feq.h a0, fa0, fa1
 228 ; RV32IZFH-NEXT:    xori a0, a0, 1
 229 ; RV32IZFH-NEXT:    ret
 230 ;
 231 ; RV64IZFH-LABEL: fcmp_une:
 232 ; RV64IZFH:       # %bb.0:
 233 ; RV64IZFH-NEXT:    feq.h a0, fa0, fa1
 234 ; RV64IZFH-NEXT:    xori a0, a0, 1
 235 ; RV64IZFH-NEXT:    ret
 236   %1 = fcmp une half %a, %b
 237   %2 = zext i1 %1 to i32
 238   ret i32 %2
 239 }
 240
 241 define i32 @fcmp_uno(half %a, half %b) nounwind {
 242 ; RV32IZFH-LABEL: fcmp_uno:
 243 ; RV32IZFH:       # %bb.0:
 244 ; RV32IZFH-NEXT:    feq.h a0, fa1, fa1
 245 ; RV32IZFH-NEXT:    feq.h a1, fa0, fa0
 246 ; RV32IZFH-NEXT:    and a0, a1, a0
 247 ; RV32IZFH-NEXT:    xori a0, a0, 1
 248 ; RV32IZFH-NEXT:    ret
 249 ;
 250 ; RV64IZFH-LABEL: fcmp_uno:
 251 ; RV64IZFH:       # %bb.0:
 252 ; RV64IZFH-NEXT:    feq.h a0, fa1, fa1
 253 ; RV64IZFH-NEXT:    feq.h a1, fa0, fa0
 254 ; RV64IZFH-NEXT:    and a0, a1, a0
 255 ; RV64IZFH-NEXT:    xori a0, a0, 1
 256 ; RV64IZFH-NEXT:    ret
 257   %1 = fcmp uno half %a, %b
 258   %2 = zext i1 %1 to i32
 259   ret i32 %2
 260 }
 261
 262 define i32 @fcmp_true(half %a, half %b) nounwind {
 263 ; RV32IZFH-LABEL: fcmp_true:
 264 ; RV32IZFH:       # %bb.0:
 265 ; RV32IZFH-NEXT:    addi a0, zero, 1
 266 ; RV32IZFH-NEXT:    ret
 267 ;
 268 ; RV64IZFH-LABEL: fcmp_true:
 269 ; RV64IZFH:       # %bb.0:
 270 ; RV64IZFH-NEXT:    addi a0, zero, 1
 271 ; RV64IZFH-NEXT:    ret
 272   %1 = fcmp true half %a, %b
 273   %2 = zext i1 %1 to i32
 274   ret i32 %2
 275 }