llvm/test/CodeGen/RISCV/rv64zbb-intrinsic.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mtriple=riscv64 -mattr=+experimental-b -verify-machineinstrs < %s \
   3 ; RUN:   | FileCheck %s -check-prefix=RV64B
   4 ; RUN: llc -mtriple=riscv64 -mattr=+experimental-zbb -verify-machineinstrs < %s \
   5 ; RUN:   | FileCheck %s -check-prefix=RV64ZBB
   6
   7 declare i32 @llvm.riscv.orc.b.i32(i32)
   8
   9 define signext i32 @orcb32(i32 signext %a) nounwind {
  10 ; RV64B-LABEL: orcb32:
  11 ; RV64B:       # %bb.0:
  12 ; RV64B-NEXT:    gorciw a0, a0, 7
  13 ; RV64B-NEXT:    ret
  14 ;
  15 ; RV64ZBB-LABEL: orcb32:
  16 ; RV64ZBB:       # %bb.0:
  17 ; RV64ZBB-NEXT:    orc.b a0, a0
  18 ; RV64ZBB-NEXT:    sext.w a0, a0
  19 ; RV64ZBB-NEXT:    ret
  20   %tmp = call i32 @llvm.riscv.orc.b.i32(i32 %a)
  21  ret i32 %tmp
  22 }
  23
  24 declare i64 @llvm.riscv.orc.b.i64(i64)
  25
  26 define i64 @orcb64(i64 %a) nounwind {
  27 ; RV64B-LABEL: orcb64:
  28 ; RV64B:       # %bb.0:
  29 ; RV64B-NEXT:    orc.b a0, a0
  30 ; RV64B-NEXT:    ret
  31 ;
  32 ; RV64ZBB-LABEL: orcb64:
  33 ; RV64ZBB:       # %bb.0:
  34 ; RV64ZBB-NEXT:    orc.b a0, a0
  35 ; RV64ZBB-NEXT:    ret
  36   %tmp = call i64 @llvm.riscv.orc.b.i64(i64 %a)
  37  ret i64 %tmp
  38 }