llvm/test/CodeGen/RISCV/rv64zbb-zbp.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mtriple=riscv64 -verify-machineinstrs < %s \
   3 ; RUN:   | FileCheck %s -check-prefix=RV64I
   4 ; RUN: llc -mtriple=riscv64 -mattr=+experimental-b -verify-machineinstrs < %s \
   5 ; RUN:   | FileCheck %s -check-prefix=RV64B
   6 ; RUN: llc -mtriple=riscv64 -mattr=+experimental-zbb -verify-machineinstrs < %s \
   7 ; RUN:   | FileCheck %s -check-prefix=RV64ZBB
   8 ; RUN: llc -mtriple=riscv64 -mattr=+experimental-zbp -verify-machineinstrs < %s \
   9 ; RUN:   | FileCheck %s -check-prefix=RV64ZBP
  10
  11 define signext i32 @andn_i32(i32 signext %a, i32 signext %b) nounwind {
  12 ; RV64I-LABEL: andn_i32:
  13 ; RV64I:       # %bb.0:
  14 ; RV64I-NEXT:    not a1, a1
  15 ; RV64I-NEXT:    and a0, a1, a0
  16 ; RV64I-NEXT:    ret
  17 ;
  18 ; RV64B-LABEL: andn_i32:
  19 ; RV64B:       # %bb.0:
  20 ; RV64B-NEXT:    andn a0, a0, a1
  21 ; RV64B-NEXT:    ret
  22 ;
  23 ; RV64ZBB-LABEL: andn_i32:
  24 ; RV64ZBB:       # %bb.0:
  25 ; RV64ZBB-NEXT:    andn a0, a0, a1
  26 ; RV64ZBB-NEXT:    ret
  27 ;
  28 ; RV64ZBP-LABEL: andn_i32:
  29 ; RV64ZBP:       # %bb.0:
  30 ; RV64ZBP-NEXT:    andn a0, a0, a1
  31 ; RV64ZBP-NEXT:    ret
  32   %neg = xor i32 %b, -1
  33   %and = and i32 %neg, %a
  34   ret i32 %and
  35 }
  36
  37 define i64 @andn_i64(i64 %a, i64 %b) nounwind {
  38 ; RV64I-LABEL: andn_i64:
  39 ; RV64I:       # %bb.0:
  40 ; RV64I-NEXT:    not a1, a1
  41 ; RV64I-NEXT:    and a0, a1, a0
  42 ; RV64I-NEXT:    ret
  43 ;
  44 ; RV64B-LABEL: andn_i64:
  45 ; RV64B:       # %bb.0:
  46 ; RV64B-NEXT:    andn a0, a0, a1
  47 ; RV64B-NEXT:    ret
  48 ;
  49 ; RV64ZBB-LABEL: andn_i64:
  50 ; RV64ZBB:       # %bb.0:
  51 ; RV64ZBB-NEXT:    andn a0, a0, a1
  52 ; RV64ZBB-NEXT:    ret
  53 ;
  54 ; RV64ZBP-LABEL: andn_i64:
  55 ; RV64ZBP:       # %bb.0:
  56 ; RV64ZBP-NEXT:    andn a0, a0, a1
  57 ; RV64ZBP-NEXT:    ret
  58   %neg = xor i64 %b, -1
  59   %and = and i64 %neg, %a
  60   ret i64 %and
  61 }
  62
  63 define signext i32 @orn_i32(i32 signext %a, i32 signext %b) nounwind {
  64 ; RV64I-LABEL: orn_i32:
  65 ; RV64I:       # %bb.0:
  66 ; RV64I-NEXT:    not a1, a1
  67 ; RV64I-NEXT:    or a0, a1, a0
  68 ; RV64I-NEXT:    ret
  69 ;
  70 ; RV64B-LABEL: orn_i32:
  71 ; RV64B:       # %bb.0:
  72 ; RV64B-NEXT:    orn a0, a0, a1
  73 ; RV64B-NEXT:    ret
  74 ;
  75 ; RV64ZBB-LABEL: orn_i32:
  76 ; RV64ZBB:       # %bb.0:
  77 ; RV64ZBB-NEXT:    orn a0, a0, a1
  78 ; RV64ZBB-NEXT:    ret
  79 ;
  80 ; RV64ZBP-LABEL: orn_i32:
  81 ; RV64ZBP:       # %bb.0:
  82 ; RV64ZBP-NEXT:    orn a0, a0, a1
  83 ; RV64ZBP-NEXT:    ret
  84   %neg = xor i32 %b, -1
  85   %or = or i32 %neg, %a
  86   ret i32 %or
  87 }
  88
  89 define i64 @orn_i64(i64 %a, i64 %b) nounwind {
  90 ; RV64I-LABEL: orn_i64:
  91 ; RV64I:       # %bb.0:
  92 ; RV64I-NEXT:    not a1, a1
  93 ; RV64I-NEXT:    or a0, a1, a0
  94 ; RV64I-NEXT:    ret
  95 ;
  96 ; RV64B-LABEL: orn_i64:
  97 ; RV64B:       # %bb.0:
  98 ; RV64B-NEXT:    orn a0, a0, a1
  99 ; RV64B-NEXT:    ret
 100 ;
 101 ; RV64ZBB-LABEL: orn_i64:
 102 ; RV64ZBB:       # %bb.0:
 103 ; RV64ZBB-NEXT:    orn a0, a0, a1
 104 ; RV64ZBB-NEXT:    ret
 105 ;
 106 ; RV64ZBP-LABEL: orn_i64:
 107 ; RV64ZBP:       # %bb.0:
 108 ; RV64ZBP-NEXT:    orn a0, a0, a1
 109 ; RV64ZBP-NEXT:    ret
 110   %neg = xor i64 %b, -1
 111   %or = or i64 %neg, %a
 112   ret i64 %or
 113 }
 114
 115 define signext i32 @xnor_i32(i32 signext %a, i32 signext %b) nounwind {
 116 ; RV64I-LABEL: xnor_i32:
 117 ; RV64I:       # %bb.0:
 118 ; RV64I-NEXT:    xor a0, a0, a1
 119 ; RV64I-NEXT:    not a0, a0
 120 ; RV64I-NEXT:    ret
 121 ;
 122 ; RV64B-LABEL: xnor_i32:
 123 ; RV64B:       # %bb.0:
 124 ; RV64B-NEXT:    xnor a0, a0, a1
 125 ; RV64B-NEXT:    ret
 126 ;
 127 ; RV64ZBB-LABEL: xnor_i32:
 128 ; RV64ZBB:       # %bb.0:
 129 ; RV64ZBB-NEXT:    xnor a0, a0, a1
 130 ; RV64ZBB-NEXT:    ret
 131 ;
 132 ; RV64ZBP-LABEL: xnor_i32:
 133 ; RV64ZBP:       # %bb.0:
 134 ; RV64ZBP-NEXT:    xnor a0, a0, a1
 135 ; RV64ZBP-NEXT:    ret
 136   %neg = xor i32 %a, -1
 137   %xor = xor i32 %neg, %b
 138   ret i32 %xor
 139 }
 140
 141 define i64 @xnor_i64(i64 %a, i64 %b) nounwind {
 142 ; RV64I-LABEL: xnor_i64:
 143 ; RV64I:       # %bb.0:
 144 ; RV64I-NEXT:    xor a0, a0, a1
 145 ; RV64I-NEXT:    not a0, a0
 146 ; RV64I-NEXT:    ret
 147 ;
 148 ; RV64B-LABEL: xnor_i64:
 149 ; RV64B:       # %bb.0:
 150 ; RV64B-NEXT:    xnor a0, a0, a1
 151 ; RV64B-NEXT:    ret
 152 ;
 153 ; RV64ZBB-LABEL: xnor_i64:
 154 ; RV64ZBB:       # %bb.0:
 155 ; RV64ZBB-NEXT:    xnor a0, a0, a1
 156 ; RV64ZBB-NEXT:    ret
 157 ;
 158 ; RV64ZBP-LABEL: xnor_i64:
 159 ; RV64ZBP:       # %bb.0:
 160 ; RV64ZBP-NEXT:    xnor a0, a0, a1
 161 ; RV64ZBP-NEXT:    ret
 162   %neg = xor i64 %a, -1
 163   %xor = xor i64 %neg, %b
 164   ret i64 %xor
 165 }
 166
 167 declare i32 @llvm.fshl.i32(i32, i32, i32)
 168
 169 define signext i32 @rol_i32(i32 signext %a, i32 signext %b) nounwind {
 170 ; RV64I-LABEL: rol_i32:
 171 ; RV64I:       # %bb.0:
 172 ; RV64I-NEXT:    sllw a2, a0, a1
 173 ; RV64I-NEXT:    negw a1, a1
 174 ; RV64I-NEXT:    srlw a0, a0, a1
 175 ; RV64I-NEXT:    or a0, a2, a0
 176 ; RV64I-NEXT:    ret
 177 ;
 178 ; RV64B-LABEL: rol_i32:
 179 ; RV64B:       # %bb.0:
 180 ; RV64B-NEXT:    rolw a0, a0, a1
 181 ; RV64B-NEXT:    ret
 182 ;
 183 ; RV64ZBB-LABEL: rol_i32:
 184 ; RV64ZBB:       # %bb.0:
 185 ; RV64ZBB-NEXT:    rolw a0, a0, a1
 186 ; RV64ZBB-NEXT:    ret
 187 ;
 188 ; RV64ZBP-LABEL: rol_i32:
 189 ; RV64ZBP:       # %bb.0:
 190 ; RV64ZBP-NEXT:    rolw a0, a0, a1
 191 ; RV64ZBP-NEXT:    ret
 192   %1 = tail call i32 @llvm.fshl.i32(i32 %a, i32 %a, i32 %b)
 193   ret i32 %1
 194 }
 195
 196 ; Similar to rol_i32, but doesn't sign extend the result.
 197 define void @rol_i32_nosext(i32 signext %a, i32 signext %b, i32* %x) nounwind {
 198 ; RV64I-LABEL: rol_i32_nosext:
 199 ; RV64I:       # %bb.0:
 200 ; RV64I-NEXT:    sllw a3, a0, a1
 201 ; RV64I-NEXT:    negw a1, a1
 202 ; RV64I-NEXT:    srlw a0, a0, a1
 203 ; RV64I-NEXT:    or a0, a3, a0
 204 ; RV64I-NEXT:    sw a0, 0(a2)
 205 ; RV64I-NEXT:    ret
 206 ;
 207 ; RV64B-LABEL: rol_i32_nosext:
 208 ; RV64B:       # %bb.0:
 209 ; RV64B-NEXT:    rolw a0, a0, a1
 210 ; RV64B-NEXT:    sw a0, 0(a2)
 211 ; RV64B-NEXT:    ret
 212 ;
 213 ; RV64ZBB-LABEL: rol_i32_nosext:
 214 ; RV64ZBB:       # %bb.0:
 215 ; RV64ZBB-NEXT:    rolw a0, a0, a1
 216 ; RV64ZBB-NEXT:    sw a0, 0(a2)
 217 ; RV64ZBB-NEXT:    ret
 218 ;
 219 ; RV64ZBP-LABEL: rol_i32_nosext:
 220 ; RV64ZBP:       # %bb.0:
 221 ; RV64ZBP-NEXT:    rolw a0, a0, a1
 222 ; RV64ZBP-NEXT:    sw a0, 0(a2)
 223 ; RV64ZBP-NEXT:    ret
 224   %1 = tail call i32 @llvm.fshl.i32(i32 %a, i32 %a, i32 %b)
 225   store i32 %1, i32* %x
 226   ret void
 227 }
 228
 229 define signext i32 @rol_i32_neg_constant_rhs(i32 signext %a) nounwind {
 230 ; RV64I-LABEL: rol_i32_neg_constant_rhs:
 231 ; RV64I:       # %bb.0:
 232 ; RV64I-NEXT:    addi a1, zero, -2
 233 ; RV64I-NEXT:    sllw a2, a1, a0
 234 ; RV64I-NEXT:    negw a0, a0
 235 ; RV64I-NEXT:    srlw a0, a1, a0
 236 ; RV64I-NEXT:    or a0, a2, a0
 237 ; RV64I-NEXT:    ret
 238 ;
 239 ; RV64B-LABEL: rol_i32_neg_constant_rhs:
 240 ; RV64B:       # %bb.0:
 241 ; RV64B-NEXT:    addi a1, zero, -2
 242 ; RV64B-NEXT:    rolw a0, a1, a0
 243 ; RV64B-NEXT:    ret
 244 ;
 245 ; RV64ZBB-LABEL: rol_i32_neg_constant_rhs:
 246 ; RV64ZBB:       # %bb.0:
 247 ; RV64ZBB-NEXT:    addi a1, zero, -2
 248 ; RV64ZBB-NEXT:    rolw a0, a1, a0
 249 ; RV64ZBB-NEXT:    ret
 250 ;
 251 ; RV64ZBP-LABEL: rol_i32_neg_constant_rhs:
 252 ; RV64ZBP:       # %bb.0:
 253 ; RV64ZBP-NEXT:    addi a1, zero, -2
 254 ; RV64ZBP-NEXT:    rolw a0, a1, a0
 255 ; RV64ZBP-NEXT:    ret
 256   %1 = tail call i32 @llvm.fshl.i32(i32 -2, i32 -2, i32 %a)
 257   ret i32 %1
 258 }
 259
 260 declare i64 @llvm.fshl.i64(i64, i64, i64)
 261
 262 define i64 @rol_i64(i64 %a, i64 %b) nounwind {
 263 ; RV64I-LABEL: rol_i64:
 264 ; RV64I:       # %bb.0:
 265 ; RV64I-NEXT:    sll a2, a0, a1
 266 ; RV64I-NEXT:    neg a1, a1
 267 ; RV64I-NEXT:    srl a0, a0, a1
 268 ; RV64I-NEXT:    or a0, a2, a0
 269 ; RV64I-NEXT:    ret
 270 ;
 271 ; RV64B-LABEL: rol_i64:
 272 ; RV64B:       # %bb.0:
 273 ; RV64B-NEXT:    rol a0, a0, a1
 274 ; RV64B-NEXT:    ret
 275 ;
 276 ; RV64ZBB-LABEL: rol_i64:
 277 ; RV64ZBB:       # %bb.0:
 278 ; RV64ZBB-NEXT:    rol a0, a0, a1
 279 ; RV64ZBB-NEXT:    ret
 280 ;
 281 ; RV64ZBP-LABEL: rol_i64:
 282 ; RV64ZBP:       # %bb.0:
 283 ; RV64ZBP-NEXT:    rol a0, a0, a1
 284 ; RV64ZBP-NEXT:    ret
 285   %or = tail call i64 @llvm.fshl.i64(i64 %a, i64 %a, i64 %b)
 286   ret i64 %or
 287 }
 288
 289 declare i32 @llvm.fshr.i32(i32, i32, i32)
 290
 291 define signext i32 @ror_i32(i32 signext %a, i32 signext %b) nounwind {
 292 ; RV64I-LABEL: ror_i32:
 293 ; RV64I:       # %bb.0:
 294 ; RV64I-NEXT:    srlw a2, a0, a1
 295 ; RV64I-NEXT:    negw a1, a1
 296 ; RV64I-NEXT:    sllw a0, a0, a1
 297 ; RV64I-NEXT:    or a0, a2, a0
 298 ; RV64I-NEXT:    ret
 299 ;
 300 ; RV64B-LABEL: ror_i32:
 301 ; RV64B:       # %bb.0:
 302 ; RV64B-NEXT:    rorw a0, a0, a1
 303 ; RV64B-NEXT:    ret
 304 ;
 305 ; RV64ZBB-LABEL: ror_i32:
 306 ; RV64ZBB:       # %bb.0:
 307 ; RV64ZBB-NEXT:    rorw a0, a0, a1
 308 ; RV64ZBB-NEXT:    ret
 309 ;
 310 ; RV64ZBP-LABEL: ror_i32:
 311 ; RV64ZBP:       # %bb.0:
 312 ; RV64ZBP-NEXT:    rorw a0, a0, a1
 313 ; RV64ZBP-NEXT:    ret
 314   %1 = tail call i32 @llvm.fshr.i32(i32 %a, i32 %a, i32 %b)
 315   ret i32 %1
 316 }
 317
 318 ; Similar to ror_i32, but doesn't sign extend the result.
 319 define void @ror_i32_nosext(i32 signext %a, i32 signext %b, i32* %x) nounwind {
 320 ; RV64I-LABEL: ror_i32_nosext:
 321 ; RV64I:       # %bb.0:
 322 ; RV64I-NEXT:    srlw a3, a0, a1
 323 ; RV64I-NEXT:    negw a1, a1
 324 ; RV64I-NEXT:    sllw a0, a0, a1
 325 ; RV64I-NEXT:    or a0, a3, a0
 326 ; RV64I-NEXT:    sw a0, 0(a2)
 327 ; RV64I-NEXT:    ret
 328 ;
 329 ; RV64B-LABEL: ror_i32_nosext:
 330 ; RV64B:       # %bb.0:
 331 ; RV64B-NEXT:    rorw a0, a0, a1
 332 ; RV64B-NEXT:    sw a0, 0(a2)
 333 ; RV64B-NEXT:    ret
 334 ;
 335 ; RV64ZBB-LABEL: ror_i32_nosext:
 336 ; RV64ZBB:       # %bb.0:
 337 ; RV64ZBB-NEXT:    rorw a0, a0, a1
 338 ; RV64ZBB-NEXT:    sw a0, 0(a2)
 339 ; RV64ZBB-NEXT:    ret
 340 ;
 341 ; RV64ZBP-LABEL: ror_i32_nosext:
 342 ; RV64ZBP:       # %bb.0:
 343 ; RV64ZBP-NEXT:    rorw a0, a0, a1
 344 ; RV64ZBP-NEXT:    sw a0, 0(a2)
 345 ; RV64ZBP-NEXT:    ret
 346   %1 = tail call i32 @llvm.fshr.i32(i32 %a, i32 %a, i32 %b)
 347   store i32 %1, i32* %x
 348   ret void
 349 }
 350
 351 define signext i32 @ror_i32_neg_constant_rhs(i32 signext %a) nounwind {
 352 ; RV64I-LABEL: ror_i32_neg_constant_rhs:
 353 ; RV64I:       # %bb.0:
 354 ; RV64I-NEXT:    addi a1, zero, -2
 355 ; RV64I-NEXT:    srlw a2, a1, a0
 356 ; RV64I-NEXT:    negw a0, a0
 357 ; RV64I-NEXT:    sllw a0, a1, a0
 358 ; RV64I-NEXT:    or a0, a2, a0
 359 ; RV64I-NEXT:    ret
 360 ;
 361 ; RV64B-LABEL: ror_i32_neg_constant_rhs:
 362 ; RV64B:       # %bb.0:
 363 ; RV64B-NEXT:    addi a1, zero, -2
 364 ; RV64B-NEXT:    rorw a0, a1, a0
 365 ; RV64B-NEXT:    ret
 366 ;
 367 ; RV64ZBB-LABEL: ror_i32_neg_constant_rhs:
 368 ; RV64ZBB:       # %bb.0:
 369 ; RV64ZBB-NEXT:    addi a1, zero, -2
 370 ; RV64ZBB-NEXT:    rorw a0, a1, a0
 371 ; RV64ZBB-NEXT:    ret
 372 ;
 373 ; RV64ZBP-LABEL: ror_i32_neg_constant_rhs:
 374 ; RV64ZBP:       # %bb.0:
 375 ; RV64ZBP-NEXT:    addi a1, zero, -2
 376 ; RV64ZBP-NEXT:    rorw a0, a1, a0
 377 ; RV64ZBP-NEXT:    ret
 378   %1 = tail call i32 @llvm.fshr.i32(i32 -2, i32 -2, i32 %a)
 379   ret i32 %1
 380 }
 381
 382 declare i64 @llvm.fshr.i64(i64, i64, i64)
 383
 384 define i64 @ror_i64(i64 %a, i64 %b) nounwind {
 385 ; RV64I-LABEL: ror_i64:
 386 ; RV64I:       # %bb.0:
 387 ; RV64I-NEXT:    srl a2, a0, a1
 388 ; RV64I-NEXT:    neg a1, a1
 389 ; RV64I-NEXT:    sll a0, a0, a1
 390 ; RV64I-NEXT:    or a0, a2, a0
 391 ; RV64I-NEXT:    ret
 392 ;
 393 ; RV64B-LABEL: ror_i64:
 394 ; RV64B:       # %bb.0:
 395 ; RV64B-NEXT:    ror a0, a0, a1
 396 ; RV64B-NEXT:    ret
 397 ;
 398 ; RV64ZBB-LABEL: ror_i64:
 399 ; RV64ZBB:       # %bb.0:
 400 ; RV64ZBB-NEXT:    ror a0, a0, a1
 401 ; RV64ZBB-NEXT:    ret
 402 ;
 403 ; RV64ZBP-LABEL: ror_i64:
 404 ; RV64ZBP:       # %bb.0:
 405 ; RV64ZBP-NEXT:    ror a0, a0, a1
 406 ; RV64ZBP-NEXT:    ret
 407   %or = tail call i64 @llvm.fshr.i64(i64 %a, i64 %a, i64 %b)
 408   ret i64 %or
 409 }
 410
 411 define signext i32 @rori_i32_fshl(i32 signext %a) nounwind {
 412 ; RV64I-LABEL: rori_i32_fshl:
 413 ; RV64I:       # %bb.0:
 414 ; RV64I-NEXT:    srliw a1, a0, 1
 415 ; RV64I-NEXT:    slli a0, a0, 31
 416 ; RV64I-NEXT:    or a0, a0, a1
 417 ; RV64I-NEXT:    sext.w a0, a0
 418 ; RV64I-NEXT:    ret
 419 ;
 420 ; RV64B-LABEL: rori_i32_fshl:
 421 ; RV64B:       # %bb.0:
 422 ; RV64B-NEXT:    roriw a0, a0, 1
 423 ; RV64B-NEXT:    ret
 424 ;
 425 ; RV64ZBB-LABEL: rori_i32_fshl:
 426 ; RV64ZBB:       # %bb.0:
 427 ; RV64ZBB-NEXT:    roriw a0, a0, 1
 428 ; RV64ZBB-NEXT:    ret
 429 ;
 430 ; RV64ZBP-LABEL: rori_i32_fshl:
 431 ; RV64ZBP:       # %bb.0:
 432 ; RV64ZBP-NEXT:    roriw a0, a0, 1
 433 ; RV64ZBP-NEXT:    ret
 434   %1 = tail call i32 @llvm.fshl.i32(i32 %a, i32 %a, i32 31)
 435   ret i32 %1
 436 }
 437
 438 ; Similar to rori_i32_fshl, but doesn't sign extend the result.
 439 define void @rori_i32_fshl_nosext(i32 signext %a, i32* %x) nounwind {
 440 ; RV64I-LABEL: rori_i32_fshl_nosext:
 441 ; RV64I:       # %bb.0:
 442 ; RV64I-NEXT:    srliw a2, a0, 1
 443 ; RV64I-NEXT:    slli a0, a0, 31
 444 ; RV64I-NEXT:    or a0, a0, a2
 445 ; RV64I-NEXT:    sw a0, 0(a1)
 446 ; RV64I-NEXT:    ret
 447 ;
 448 ; RV64B-LABEL: rori_i32_fshl_nosext:
 449 ; RV64B:       # %bb.0:
 450 ; RV64B-NEXT:    roriw a0, a0, 1
 451 ; RV64B-NEXT:    sw a0, 0(a1)
 452 ; RV64B-NEXT:    ret
 453 ;
 454 ; RV64ZBB-LABEL: rori_i32_fshl_nosext:
 455 ; RV64ZBB:       # %bb.0:
 456 ; RV64ZBB-NEXT:    roriw a0, a0, 1
 457 ; RV64ZBB-NEXT:    sw a0, 0(a1)
 458 ; RV64ZBB-NEXT:    ret
 459 ;
 460 ; RV64ZBP-LABEL: rori_i32_fshl_nosext:
 461 ; RV64ZBP:       # %bb.0:
 462 ; RV64ZBP-NEXT:    roriw a0, a0, 1
 463 ; RV64ZBP-NEXT:    sw a0, 0(a1)
 464 ; RV64ZBP-NEXT:    ret
 465   %1 = tail call i32 @llvm.fshl.i32(i32 %a, i32 %a, i32 31)
 466   store i32 %1, i32* %x
 467   ret void
 468 }
 469
 470 define signext i32 @rori_i32_fshr(i32 signext %a) nounwind {
 471 ; RV64I-LABEL: rori_i32_fshr:
 472 ; RV64I:       # %bb.0:
 473 ; RV64I-NEXT:    slli a1, a0, 1
 474 ; RV64I-NEXT:    srliw a0, a0, 31
 475 ; RV64I-NEXT:    or a0, a0, a1
 476 ; RV64I-NEXT:    sext.w a0, a0
 477 ; RV64I-NEXT:    ret
 478 ;
 479 ; RV64B-LABEL: rori_i32_fshr:
 480 ; RV64B:       # %bb.0:
 481 ; RV64B-NEXT:    roriw a0, a0, 31
 482 ; RV64B-NEXT:    ret
 483 ;
 484 ; RV64ZBB-LABEL: rori_i32_fshr:
 485 ; RV64ZBB:       # %bb.0:
 486 ; RV64ZBB-NEXT:    roriw a0, a0, 31
 487 ; RV64ZBB-NEXT:    ret
 488 ;
 489 ; RV64ZBP-LABEL: rori_i32_fshr:
 490 ; RV64ZBP:       # %bb.0:
 491 ; RV64ZBP-NEXT:    roriw a0, a0, 31
 492 ; RV64ZBP-NEXT:    ret
 493   %1 = tail call i32 @llvm.fshr.i32(i32 %a, i32 %a, i32 31)
 494   ret i32 %1
 495 }
 496
 497 ; Similar to rori_i32_fshr, but doesn't sign extend the result.
 498 define void @rori_i32_fshr_nosext(i32 signext %a, i32* %x) nounwind {
 499 ; RV64I-LABEL: rori_i32_fshr_nosext:
 500 ; RV64I:       # %bb.0:
 501 ; RV64I-NEXT:    slli a2, a0, 1
 502 ; RV64I-NEXT:    srliw a0, a0, 31
 503 ; RV64I-NEXT:    or a0, a0, a2
 504 ; RV64I-NEXT:    sw a0, 0(a1)
 505 ; RV64I-NEXT:    ret
 506 ;
 507 ; RV64B-LABEL: rori_i32_fshr_nosext:
 508 ; RV64B:       # %bb.0:
 509 ; RV64B-NEXT:    roriw a0, a0, 31
 510 ; RV64B-NEXT:    sw a0, 0(a1)
 511 ; RV64B-NEXT:    ret
 512 ;
 513 ; RV64ZBB-LABEL: rori_i32_fshr_nosext:
 514 ; RV64ZBB:       # %bb.0:
 515 ; RV64ZBB-NEXT:    roriw a0, a0, 31
 516 ; RV64ZBB-NEXT:    sw a0, 0(a1)
 517 ; RV64ZBB-NEXT:    ret
 518 ;
 519 ; RV64ZBP-LABEL: rori_i32_fshr_nosext:
 520 ; RV64ZBP:       # %bb.0:
 521 ; RV64ZBP-NEXT:    roriw a0, a0, 31
 522 ; RV64ZBP-NEXT:    sw a0, 0(a1)
 523 ; RV64ZBP-NEXT:    ret
 524   %1 = tail call i32 @llvm.fshr.i32(i32 %a, i32 %a, i32 31)
 525   store i32 %1, i32* %x
 526   ret void
 527 }
 528
 529 ; This test is similar to the type legalized version of the fshl/fshr tests, but
 530 ; instead of having the same input to both shifts it has different inputs. Make
 531 ; sure we don't match it as a roriw.
 532 define signext i32 @not_rori_i32(i32 signext %x, i32 signext %y) nounwind {
 533 ; RV64I-LABEL: not_rori_i32:
 534 ; RV64I:       # %bb.0:
 535 ; RV64I-NEXT:    slli a0, a0, 31
 536 ; RV64I-NEXT:    srliw a1, a1, 1
 537 ; RV64I-NEXT:    or a0, a0, a1
 538 ; RV64I-NEXT:    sext.w a0, a0
 539 ; RV64I-NEXT:    ret
 540 ;
 541 ; RV64B-LABEL: not_rori_i32:
 542 ; RV64B:       # %bb.0:
 543 ; RV64B-NEXT:    slli a0, a0, 31
 544 ; RV64B-NEXT:    srliw a1, a1, 1
 545 ; RV64B-NEXT:    or a0, a0, a1
 546 ; RV64B-NEXT:    sext.w a0, a0
 547 ; RV64B-NEXT:    ret
 548 ;
 549 ; RV64ZBB-LABEL: not_rori_i32:
 550 ; RV64ZBB:       # %bb.0:
 551 ; RV64ZBB-NEXT:    slli a0, a0, 31
 552 ; RV64ZBB-NEXT:    srliw a1, a1, 1
 553 ; RV64ZBB-NEXT:    or a0, a0, a1
 554 ; RV64ZBB-NEXT:    sext.w a0, a0
 555 ; RV64ZBB-NEXT:    ret
 556 ;
 557 ; RV64ZBP-LABEL: not_rori_i32:
 558 ; RV64ZBP:       # %bb.0:
 559 ; RV64ZBP-NEXT:    slli a0, a0, 31
 560 ; RV64ZBP-NEXT:    srliw a1, a1, 1
 561 ; RV64ZBP-NEXT:    or a0, a0, a1
 562 ; RV64ZBP-NEXT:    sext.w a0, a0
 563 ; RV64ZBP-NEXT:    ret
 564   %a = shl i32 %x, 31
 565   %b = lshr i32 %y, 1
 566   %c = or i32 %a, %b
 567   ret i32 %c
 568 }
 569
 570 ; This is similar to the type legalized roriw pattern, but the and mask is more
 571 ; than 32 bits so the lshr doesn't shift zeroes into the lower 32 bits. Make
 572 ; sure we don't match it to roriw.
 573 define i64 @roriw_bug(i64 %x) nounwind {
 574 ; RV64I-LABEL: roriw_bug:
 575 ; RV64I:       # %bb.0:
 576 ; RV64I-NEXT:    slli a1, a0, 31
 577 ; RV64I-NEXT:    andi a0, a0, -2
 578 ; RV64I-NEXT:    srli a2, a0, 1
 579 ; RV64I-NEXT:    or a1, a1, a2
 580 ; RV64I-NEXT:    sext.w a1, a1
 581 ; RV64I-NEXT:    xor a0, a0, a1
 582 ; RV64I-NEXT:    ret
 583 ;
 584 ; RV64B-LABEL: roriw_bug:
 585 ; RV64B:       # %bb.0:
 586 ; RV64B-NEXT:    slli a1, a0, 31
 587 ; RV64B-NEXT:    andi a0, a0, -2
 588 ; RV64B-NEXT:    srli a2, a0, 1
 589 ; RV64B-NEXT:    or a1, a1, a2
 590 ; RV64B-NEXT:    sext.w a1, a1
 591 ; RV64B-NEXT:    xor a0, a0, a1
 592 ; RV64B-NEXT:    ret
 593 ;
 594 ; RV64ZBB-LABEL: roriw_bug:
 595 ; RV64ZBB:       # %bb.0:
 596 ; RV64ZBB-NEXT:    slli a1, a0, 31
 597 ; RV64ZBB-NEXT:    andi a0, a0, -2
 598 ; RV64ZBB-NEXT:    srli a2, a0, 1
 599 ; RV64ZBB-NEXT:    or a1, a1, a2
 600 ; RV64ZBB-NEXT:    sext.w a1, a1
 601 ; RV64ZBB-NEXT:    xor a0, a0, a1
 602 ; RV64ZBB-NEXT:    ret
 603 ;
 604 ; RV64ZBP-LABEL: roriw_bug:
 605 ; RV64ZBP:       # %bb.0:
 606 ; RV64ZBP-NEXT:    slli a1, a0, 31
 607 ; RV64ZBP-NEXT:    andi a0, a0, -2
 608 ; RV64ZBP-NEXT:    srli a2, a0, 1
 609 ; RV64ZBP-NEXT:    or a1, a1, a2
 610 ; RV64ZBP-NEXT:    sext.w a1, a1
 611 ; RV64ZBP-NEXT:    xor a0, a0, a1
 612 ; RV64ZBP-NEXT:    ret
 613   %a = shl i64 %x, 31
 614   %b = and i64 %x, 18446744073709551614
 615   %c = lshr i64 %b, 1
 616   %d = or i64 %a, %c
 617   %e = shl i64 %d, 32
 618   %f = ashr i64 %e, 32
 619   %g = xor i64 %b, %f ; to increase the use count on %b to disable SimplifyDemandedBits.
 620   ret i64 %g
 621 }
 622
 623 define i64 @rori_i64_fshl(i64 %a) nounwind {
 624 ; RV64I-LABEL: rori_i64_fshl:
 625 ; RV64I:       # %bb.0:
 626 ; RV64I-NEXT:    srli a1, a0, 1
 627 ; RV64I-NEXT:    slli a0, a0, 63
 628 ; RV64I-NEXT:    or a0, a0, a1
 629 ; RV64I-NEXT:    ret
 630 ;
 631 ; RV64B-LABEL: rori_i64_fshl:
 632 ; RV64B:       # %bb.0:
 633 ; RV64B-NEXT:    rori a0, a0, 1
 634 ; RV64B-NEXT:    ret
 635 ;
 636 ; RV64ZBB-LABEL: rori_i64_fshl:
 637 ; RV64ZBB:       # %bb.0:
 638 ; RV64ZBB-NEXT:    rori a0, a0, 1
 639 ; RV64ZBB-NEXT:    ret
 640 ;
 641 ; RV64ZBP-LABEL: rori_i64_fshl:
 642 ; RV64ZBP:       # %bb.0:
 643 ; RV64ZBP-NEXT:    rori a0, a0, 1
 644 ; RV64ZBP-NEXT:    ret
 645   %1 = tail call i64 @llvm.fshl.i64(i64 %a, i64 %a, i64 63)
 646   ret i64 %1
 647 }
 648
 649 define i64 @rori_i64_fshr(i64 %a) nounwind {
 650 ; RV64I-LABEL: rori_i64_fshr:
 651 ; RV64I:       # %bb.0:
 652 ; RV64I-NEXT:    slli a1, a0, 1
 653 ; RV64I-NEXT:    srli a0, a0, 63
 654 ; RV64I-NEXT:    or a0, a0, a1
 655 ; RV64I-NEXT:    ret
 656 ;
 657 ; RV64B-LABEL: rori_i64_fshr:
 658 ; RV64B:       # %bb.0:
 659 ; RV64B-NEXT:    rori a0, a0, 63
 660 ; RV64B-NEXT:    ret
 661 ;
 662 ; RV64ZBB-LABEL: rori_i64_fshr:
 663 ; RV64ZBB:       # %bb.0:
 664 ; RV64ZBB-NEXT:    rori a0, a0, 63
 665 ; RV64ZBB-NEXT:    ret
 666 ;
 667 ; RV64ZBP-LABEL: rori_i64_fshr:
 668 ; RV64ZBP:       # %bb.0:
 669 ; RV64ZBP-NEXT:    rori a0, a0, 63
 670 ; RV64ZBP-NEXT:    ret
 671   %1 = tail call i64 @llvm.fshr.i64(i64 %a, i64 %a, i64 63)
 672   ret i64 %1
 673 }
 674
 675 define i8 @srli_i8(i8 %a) nounwind {
 676 ; RV64I-LABEL: srli_i8:
 677 ; RV64I:       # %bb.0:
 678 ; RV64I-NEXT:    andi a0, a0, 192
 679 ; RV64I-NEXT:    srli a0, a0, 6
 680 ; RV64I-NEXT:    ret
 681 ;
 682 ; RV64B-LABEL: srli_i8:
 683 ; RV64B:       # %bb.0:
 684 ; RV64B-NEXT:    andi a0, a0, 192
 685 ; RV64B-NEXT:    srli a0, a0, 6
 686 ; RV64B-NEXT:    ret
 687 ;
 688 ; RV64ZBB-LABEL: srli_i8:
 689 ; RV64ZBB:       # %bb.0:
 690 ; RV64ZBB-NEXT:    andi a0, a0, 192
 691 ; RV64ZBB-NEXT:    srli a0, a0, 6
 692 ; RV64ZBB-NEXT:    ret
 693 ;
 694 ; RV64ZBP-LABEL: srli_i8:
 695 ; RV64ZBP:       # %bb.0:
 696 ; RV64ZBP-NEXT:    andi a0, a0, 192
 697 ; RV64ZBP-NEXT:    srli a0, a0, 6
 698 ; RV64ZBP-NEXT:    ret
 699   %1 = lshr i8 %a, 6
 700   ret i8 %1
 701 }
 702
 703 define i8 @srai_i8(i8 %a) nounwind {
 704 ; RV64I-LABEL: srai_i8:
 705 ; RV64I:       # %bb.0:
 706 ; RV64I-NEXT:    slli a0, a0, 56
 707 ; RV64I-NEXT:    srai a0, a0, 61
 708 ; RV64I-NEXT:    ret
 709 ;
 710 ; RV64B-LABEL: srai_i8:
 711 ; RV64B:       # %bb.0:
 712 ; RV64B-NEXT:    sext.b a0, a0
 713 ; RV64B-NEXT:    srai a0, a0, 5
 714 ; RV64B-NEXT:    ret
 715 ;
 716 ; RV64ZBB-LABEL: srai_i8:
 717 ; RV64ZBB:       # %bb.0:
 718 ; RV64ZBB-NEXT:    sext.b a0, a0
 719 ; RV64ZBB-NEXT:    srai a0, a0, 5
 720 ; RV64ZBB-NEXT:    ret
 721 ;
 722 ; RV64ZBP-LABEL: srai_i8:
 723 ; RV64ZBP:       # %bb.0:
 724 ; RV64ZBP-NEXT:    slli a0, a0, 56
 725 ; RV64ZBP-NEXT:    srai a0, a0, 61
 726 ; RV64ZBP-NEXT:    ret
 727   %1 = ashr i8 %a, 5
 728   ret i8 %1
 729 }
 730
 731 define i16 @srli_i16(i16 %a) nounwind {
 732 ; RV64I-LABEL: srli_i16:
 733 ; RV64I:       # %bb.0:
 734 ; RV64I-NEXT:    slli a0, a0, 48
 735 ; RV64I-NEXT:    srli a0, a0, 54
 736 ; RV64I-NEXT:    ret
 737 ;
 738 ; RV64B-LABEL: srli_i16:
 739 ; RV64B:       # %bb.0:
 740 ; RV64B-NEXT:    zext.h a0, a0
 741 ; RV64B-NEXT:    srli a0, a0, 6
 742 ; RV64B-NEXT:    ret
 743 ;
 744 ; RV64ZBB-LABEL: srli_i16:
 745 ; RV64ZBB:       # %bb.0:
 746 ; RV64ZBB-NEXT:    zext.h a0, a0
 747 ; RV64ZBB-NEXT:    srli a0, a0, 6
 748 ; RV64ZBB-NEXT:    ret
 749 ;
 750 ; RV64ZBP-LABEL: srli_i16:
 751 ; RV64ZBP:       # %bb.0:
 752 ; RV64ZBP-NEXT:    zext.h a0, a0
 753 ; RV64ZBP-NEXT:    srli a0, a0, 6
 754 ; RV64ZBP-NEXT:    ret
 755   %1 = lshr i16 %a, 6
 756   ret i16 %1
 757 }
 758
 759 define i16 @srai_i16(i16 %a) nounwind {
 760 ; RV64I-LABEL: srai_i16:
 761 ; RV64I:       # %bb.0:
 762 ; RV64I-NEXT:    slli a0, a0, 48
 763 ; RV64I-NEXT:    srai a0, a0, 57
 764 ; RV64I-NEXT:    ret
 765 ;
 766 ; RV64B-LABEL: srai_i16:
 767 ; RV64B:       # %bb.0:
 768 ; RV64B-NEXT:    sext.h a0, a0
 769 ; RV64B-NEXT:    srai a0, a0, 9
 770 ; RV64B-NEXT:    ret
 771 ;
 772 ; RV64ZBB-LABEL: srai_i16:
 773 ; RV64ZBB:       # %bb.0:
 774 ; RV64ZBB-NEXT:    sext.h a0, a0
 775 ; RV64ZBB-NEXT:    srai a0, a0, 9
 776 ; RV64ZBB-NEXT:    ret
 777 ;
 778 ; RV64ZBP-LABEL: srai_i16:
 779 ; RV64ZBP:       # %bb.0:
 780 ; RV64ZBP-NEXT:    slli a0, a0, 48
 781 ; RV64ZBP-NEXT:    srai a0, a0, 57
 782 ; RV64ZBP-NEXT:    ret
 783   %1 = ashr i16 %a, 9
 784   ret i16 %1
 785 }