llvm/test/CodeGen/AArch64/sve-fold-loadext-and-splat-vector.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc < %s | FileCheck %s
   3
   4 target triple = "aarch64-unknown-linux-gnu"
   5
   6 ; Ensure that a no-op 'and' after an extending load gets removed when the and is
   7 ; constructed via a splat_vector node.
   8 define <vscale x 2 x i64> @fold_loadext_and(ptr %ptr, i32 %needle, <vscale x 2 x i64> %b) #0 {
   9 ; CHECK-LABEL: fold_loadext_and:
  10 ; CHECK:       // %bb.0:
  11 ; CHECK-NEXT:    ptrue p0.d
  12 ; CHECK-NEXT:    ld1w { z0.d }, p0/z, [x0]
  13 ; CHECK-NEXT:    ret
  14   %load = load <vscale x 2 x i32>, ptr %ptr, align 4
  15   %ext = zext <vscale x 2 x i32> %load to <vscale x 2 x i64>
  16   %splatinsert = insertelement <vscale x 2 x i64> poison, i64 4294967295, i64 0
  17   %splat = shufflevector <vscale x 2 x i64> %splatinsert, <vscale x 2 x i64> poison, <vscale x 2 x i32> zeroinitializer
  18   %and = and <vscale x 2 x i64> %ext, %splat
  19   ret <vscale x 2 x i64> %and
  20 }
  21
  22 ; Same as above but testing the case we care about. Here the vscale x 2 x i32
  23 ; types get legalized into vscale x 2 x i64 types which introduces the extending
  24 ; load and 'and' nodes similar to the above case.
  25 define <vscale x 2 x i1> @fold_loadext_and_legalize(ptr %ptr, <vscale x 2 x i32> %a) #0 {
  26 ; CHECK-LABEL: fold_loadext_and_legalize:
  27 ; CHECK:       // %bb.0:
  28 ; CHECK-NEXT:    ptrue p0.d
  29 ; CHECK-NEXT:    and z0.d, z0.d, #0xffffffff
  30 ; CHECK-NEXT:    ld1w { z1.d }, p0/z, [x0]
  31 ; CHECK-NEXT:    cmpeq p0.d, p0/z, z1.d, z0.d
  32 ; CHECK-NEXT:    ret
  33   %load = load <vscale x 2 x i32>, ptr %ptr
  34   %cmp = icmp eq <vscale x 2 x i32> %load, %a
  35   ret <vscale x 2 x i1> %cmp
  36 }
  37
  38 attributes #0 = { "target-features"="+sve" }