llvm/test/CodeGen/AMDGPU/GlobalISel/regbankselect-amdgcn.ds.ordered.add.mir

   1 # NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py
   2 # RUN: llc -mtriple=amdgcn -mcpu=fiji -run-pass=amdgpu-regbankselect -regbankselect-fast -verify-machineinstrs -o - %s | FileCheck %s
   3 # RUN: llc -mtriple=amdgcn -mcpu=fiji -run-pass=amdgpu-regbankselect -regbankselect-greedy -verify-machineinstrs -o - %s | FileCheck %s
   4
   5 ---
   6 name: ds_ordered_add_ss
   7 legalized: true
   8
   9 body: |
  10   bb.0:
  11     liveins: $sgpr0, $sgpr1
  12     ; CHECK-LABEL: name: ds_ordered_add_ss
  13     ; CHECK: liveins: $sgpr0, $sgpr1
  14     ; CHECK-NEXT: {{  $}}
  15     ; CHECK-NEXT: [[COPY:%[0-9]+]]:sgpr(s32) = COPY $sgpr0
  16     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:sgpr(s32) = COPY $sgpr1
  17     ; CHECK-NEXT: [[COPY2:%[0-9]+]]:vgpr(s32) = COPY [[COPY1]](s32)
  18     ; CHECK-NEXT: [[INT:%[0-9]+]]:vgpr(s32) = G_INTRINSIC_W_SIDE_EFFECTS intrinsic(@llvm.amdgcn.ds.ordered.add), [[COPY]](s32), [[COPY2]](s32), 0, 0, 0, 0, 0, 0
  19     %0:_(s32) = COPY $sgpr0
  20     %1:_(s32) = COPY $sgpr1
  21     %2:_(s32) = G_INTRINSIC_W_SIDE_EFFECTS intrinsic(@llvm.amdgcn.ds.ordered.add), %0, %1, 0, 0, 0, 0, 0, 0
  22 ...
  23
  24 ---
  25 name: ds_ordered_add_vs
  26 legalized: true
  27
  28 body: |
  29   bb.0:
  30     liveins: $vgpr0, $sgpr0
  31     ; CHECK-LABEL: name: ds_ordered_add_vs
  32     ; CHECK: liveins: $vgpr0, $sgpr0
  33     ; CHECK-NEXT: {{  $}}
  34     ; CHECK-NEXT: [[COPY:%[0-9]+]]:vgpr_32(s32) = COPY $vgpr0
  35     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:sgpr(s32) = COPY $sgpr0
  36     ; CHECK-NEXT: [[COPY2:%[0-9]+]]:vgpr(s32) = COPY [[COPY1]](s32)
  37     ; CHECK-NEXT: [[V_READFIRSTLANE_B32_:%[0-9]+]]:sreg_32(s32) = V_READFIRSTLANE_B32 [[COPY]](s32), implicit $exec
  38     ; CHECK-NEXT: [[INT:%[0-9]+]]:vgpr(s32) = G_INTRINSIC_W_SIDE_EFFECTS intrinsic(@llvm.amdgcn.ds.ordered.add), [[V_READFIRSTLANE_B32_]](s32), [[COPY2]](s32), 0, 0, 0, 0, 0, 0
  39     %0:_(s32) = COPY $vgpr0
  40     %1:_(s32) = COPY $sgpr0
  41     %2:_(s32) = G_INTRINSIC_W_SIDE_EFFECTS intrinsic(@llvm.amdgcn.ds.ordered.add), %0, %1, 0, 0, 0, 0, 0, 0
  42 ...
  43
  44 ---
  45 name: ds_ordered_add_vv
  46 legalized: true
  47
  48 body: |
  49   bb.0:
  50     liveins: $vgpr0, $vgpr1
  51     ; CHECK-LABEL: name: ds_ordered_add_vv
  52     ; CHECK: liveins: $vgpr0, $vgpr1
  53     ; CHECK-NEXT: {{  $}}
  54     ; CHECK-NEXT: [[COPY:%[0-9]+]]:vgpr_32(s32) = COPY $vgpr0
  55     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:vgpr(s32) = COPY $vgpr1
  56     ; CHECK-NEXT: [[V_READFIRSTLANE_B32_:%[0-9]+]]:sreg_32(s32) = V_READFIRSTLANE_B32 [[COPY]](s32), implicit $exec
  57     ; CHECK-NEXT: [[INT:%[0-9]+]]:vgpr(s32) = G_INTRINSIC_W_SIDE_EFFECTS intrinsic(@llvm.amdgcn.ds.ordered.add), [[V_READFIRSTLANE_B32_]](s32), [[COPY1]](s32), 0, 0, 0, 0, 0, 0
  58     %0:_(s32) = COPY $vgpr0
  59     %1:_(s32) = COPY $vgpr1
  60     %2:_(s32) = G_INTRINSIC_W_SIDE_EFFECTS intrinsic(@llvm.amdgcn.ds.ordered.add), %0, %1, 0, 0, 0, 0, 0, 0
  61 ...
  62
  63 ---
  64 name: ds_ordered_add_sv
  65 legalized: true
  66
  67 body: |
  68   bb.0:
  69     liveins: $vgpr0, $sgpr0
  70     ; CHECK-LABEL: name: ds_ordered_add_sv
  71     ; CHECK: liveins: $vgpr0, $sgpr0
  72     ; CHECK-NEXT: {{  $}}
  73     ; CHECK-NEXT: [[COPY:%[0-9]+]]:sgpr(s32) = COPY $sgpr0
  74     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:vgpr(s32) = COPY $vgpr0
  75     ; CHECK-NEXT: [[INT:%[0-9]+]]:vgpr(s32) = G_INTRINSIC_W_SIDE_EFFECTS intrinsic(@llvm.amdgcn.ds.ordered.add), [[COPY]](s32), [[COPY1]](s32), 0, 0, 0, 0, 0, 0
  76     %0:_(s32) = COPY $sgpr0
  77     %1:_(s32) = COPY $vgpr0
  78     %2:_(s32) = G_INTRINSIC_W_SIDE_EFFECTS intrinsic(@llvm.amdgcn.ds.ordered.add), %0, %1, 0, 0, 0, 0, 0, 0
  79 ...