llvm/test/CodeGen/AMDGPU/GlobalISel/regbankselect-amdgcn.writelane.mir

   1 # NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py
   2 # RUN: llc -mtriple=amdgcn -mcpu=fiji -run-pass=amdgpu-regbankselect %s -verify-machineinstrs -o - -regbankselect-fast | FileCheck %s
   3 # RUN: llc -mtriple=amdgcn -mcpu=fiji -run-pass=amdgpu-regbankselect %s -verify-machineinstrs -o - -regbankselect-greedy | FileCheck %s
   4
   5 ---
   6 name: writelane_sss
   7 legalized: true
   8
   9 body: |
  10   bb.0:
  11     liveins: $sgpr0, $sgpr1, $sgpr2
  12     ; CHECK-LABEL: name: writelane_sss
  13     ; CHECK: liveins: $sgpr0, $sgpr1, $sgpr2
  14     ; CHECK-NEXT: {{  $}}
  15     ; CHECK-NEXT: [[COPY:%[0-9]+]]:sgpr(s32) = COPY $sgpr0
  16     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:sgpr(s32) = COPY $sgpr1
  17     ; CHECK-NEXT: [[COPY2:%[0-9]+]]:sgpr(s32) = COPY $sgpr2
  18     ; CHECK-NEXT: [[COPY3:%[0-9]+]]:vgpr(s32) = COPY [[COPY2]](s32)
  19     ; CHECK-NEXT: [[INT:%[0-9]+]]:vgpr(s32) = G_INTRINSIC_CONVERGENT intrinsic(@llvm.amdgcn.writelane), [[COPY]](s32), [[COPY1]](s32), [[COPY3]](s32)
  20     %0:_(s32) = COPY $sgpr0
  21     %1:_(s32) = COPY $sgpr1
  22     %2:_(s32) = COPY $sgpr2
  23     %3:_(s32) = G_INTRINSIC_CONVERGENT intrinsic(@llvm.amdgcn.writelane), %0, %1, %2
  24 ...
  25
  26 ---
  27 name: writelane_ssv
  28 legalized: true
  29
  30 body: |
  31   bb.0:
  32     liveins: $sgpr0, $sgpr1, $vgpr0
  33     ; CHECK-LABEL: name: writelane_ssv
  34     ; CHECK: liveins: $sgpr0, $sgpr1, $vgpr0
  35     ; CHECK-NEXT: {{  $}}
  36     ; CHECK-NEXT: [[COPY:%[0-9]+]]:sgpr(s32) = COPY $sgpr0
  37     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:sgpr(s32) = COPY $sgpr1
  38     ; CHECK-NEXT: [[COPY2:%[0-9]+]]:vgpr(s32) = COPY $vgpr0
  39     ; CHECK-NEXT: [[INT:%[0-9]+]]:vgpr(s32) = G_INTRINSIC_CONVERGENT intrinsic(@llvm.amdgcn.writelane), [[COPY]](s32), [[COPY1]](s32), [[COPY2]](s32)
  40     %0:_(s32) = COPY $sgpr0
  41     %1:_(s32) = COPY $sgpr1
  42     %2:_(s32) = COPY $vgpr0
  43     %3:_(s32) = G_INTRINSIC_CONVERGENT intrinsic(@llvm.amdgcn.writelane), %0, %1, %2
  44 ...
  45
  46 ---
  47 name: writelane_vsv
  48 legalized: true
  49
  50 body: |
  51   bb.0:
  52     liveins: $sgpr0, $vgpr0, $vgpr1
  53     ; CHECK-LABEL: name: writelane_vsv
  54     ; CHECK: liveins: $sgpr0, $vgpr0, $vgpr1
  55     ; CHECK-NEXT: {{  $}}
  56     ; CHECK-NEXT: [[COPY:%[0-9]+]]:vgpr_32(s32) = COPY $vgpr0
  57     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:sgpr(s32) = COPY $sgpr0
  58     ; CHECK-NEXT: [[COPY2:%[0-9]+]]:vgpr(s32) = COPY $vgpr1
  59     ; CHECK-NEXT: [[V_READFIRSTLANE_B32_:%[0-9]+]]:sreg_32(s32) = V_READFIRSTLANE_B32 [[COPY]](s32), implicit $exec
  60     ; CHECK-NEXT: [[INT:%[0-9]+]]:vgpr(s32) = G_INTRINSIC_CONVERGENT intrinsic(@llvm.amdgcn.writelane), [[V_READFIRSTLANE_B32_]](s32), [[COPY1]](s32), [[COPY2]](s32)
  61     %0:_(s32) = COPY $vgpr0
  62     %1:_(s32) = COPY $sgpr0
  63     %2:_(s32) = COPY $vgpr1
  64     %3:_(s32) = G_INTRINSIC_CONVERGENT intrinsic(@llvm.amdgcn.writelane), %0, %1, %2
  65 ...
  66
  67 ---
  68 name: writelane_vvv
  69 legalized: true
  70
  71 body: |
  72   bb.0:
  73     liveins: $vgpr0, $vgpr1
  74     ; CHECK-LABEL: name: writelane_vvv
  75     ; CHECK: liveins: $vgpr0, $vgpr1
  76     ; CHECK-NEXT: {{  $}}
  77     ; CHECK-NEXT: [[COPY:%[0-9]+]]:vgpr_32(s32) = COPY $vgpr0
  78     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:vgpr_32(s32) = COPY $vgpr1
  79     ; CHECK-NEXT: [[COPY2:%[0-9]+]]:vgpr(s32) = COPY $vgpr2
  80     ; CHECK-NEXT: [[V_READFIRSTLANE_B32_:%[0-9]+]]:sreg_32(s32) = V_READFIRSTLANE_B32 [[COPY]](s32), implicit $exec
  81     ; CHECK-NEXT: [[V_READFIRSTLANE_B32_1:%[0-9]+]]:sreg_32(s32) = V_READFIRSTLANE_B32 [[COPY1]](s32), implicit $exec
  82     ; CHECK-NEXT: [[INT:%[0-9]+]]:vgpr(s32) = G_INTRINSIC_CONVERGENT intrinsic(@llvm.amdgcn.writelane), [[V_READFIRSTLANE_B32_]](s32), [[V_READFIRSTLANE_B32_1]](s32), [[COPY2]](s32)
  83     %0:_(s32) = COPY $vgpr0
  84     %1:_(s32) = COPY $vgpr1
  85     %2:_(s32) = COPY $vgpr2
  86     %3:_(s32) = G_INTRINSIC_CONVERGENT intrinsic(@llvm.amdgcn.writelane), %0, %1, %2
  87 ...
  88
  89 ---
  90 name: writelane_svv
  91 legalized: true
  92
  93 body: |
  94   bb.0:
  95     liveins: $sgpr0, $vgpr0, $vgpr1
  96     ; CHECK-LABEL: name: writelane_svv
  97     ; CHECK: liveins: $sgpr0, $vgpr0, $vgpr1
  98     ; CHECK-NEXT: {{  $}}
  99     ; CHECK-NEXT: [[COPY:%[0-9]+]]:sgpr(s32) = COPY $sgpr0
 100     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:vgpr_32(s32) = COPY $vgpr0
 101     ; CHECK-NEXT: [[COPY2:%[0-9]+]]:vgpr(s32) = COPY $vgpr1
 102     ; CHECK-NEXT: [[V_READFIRSTLANE_B32_:%[0-9]+]]:sreg_32(s32) = V_READFIRSTLANE_B32 [[COPY1]](s32), implicit $exec
 103     ; CHECK-NEXT: [[INT:%[0-9]+]]:vgpr(s32) = G_INTRINSIC_CONVERGENT intrinsic(@llvm.amdgcn.writelane), [[COPY]](s32), [[V_READFIRSTLANE_B32_]](s32), [[COPY2]](s32)
 104     %0:_(s32) = COPY $sgpr0
 105     %1:_(s32) = COPY $vgpr0
 106     %2:_(s32) = COPY $vgpr1
 107     %3:_(s32) = G_INTRINSIC_CONVERGENT intrinsic(@llvm.amdgcn.writelane), %0, %1, %2
 108 ...