llvm/test/CodeGen/AMDGPU/GlobalISel/udiv.i64.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -global-isel -amdgpu-codegenprepare-disable-idiv-expansion=1 -mtriple=amdgcn-amd-amdpal -denormal-fp-math-f32=preserve-sign -mattr=+mad-mac-f32-insts < %s | FileCheck -check-prefixes=CHECK,GISEL %s
   3 ; RUN: llc -global-isel -amdgpu-codegenprepare-disable-idiv-expansion=0 -mtriple=amdgcn-amd-amdpal -denormal-fp-math-f32=preserve-sign -mattr=+mad-mac-f32-insts < %s | FileCheck -check-prefixes=CHECK,CGP %s
   4
   5 ; The same 32-bit expansion is implemented in the legalizer and in AMDGPUCodeGenPrepare.
   6
   7 define i64 @v_udiv_i64(i64 %num, i64 %den) {
   8 ; CHECK-LABEL: v_udiv_i64:
   9 ; CHECK:       ; %bb.0:
  10 ; CHECK-NEXT:    s_waitcnt vmcnt(0) expcnt(0) lgkmcnt(0)
  11 ; CHECK-NEXT:    v_mov_b32_e32 v4, v0
  12 ; CHECK-NEXT:    v_mov_b32_e32 v5, v1
  13 ; CHECK-NEXT:    v_or_b32_e32 v1, v5, v3
  14 ; CHECK-NEXT:    v_mov_b32_e32 v0, 0
  15 ; CHECK-NEXT:    v_cmp_ne_u64_e32 vcc, 0, v[0:1]
  16 ; CHECK-NEXT:    v_cvt_f32_u32_e32 v6, v2
  17 ; CHECK-NEXT:    ; implicit-def: $vgpr0_vgpr1
  18 ; CHECK-NEXT:    s_and_saveexec_b64 s[4:5], vcc
  19 ; CHECK-NEXT:    s_xor_b64 s[6:7], exec, s[4:5]
  20 ; CHECK-NEXT:    s_cbranch_execnz .LBB0_3
  21 ; CHECK-NEXT:  ; %bb.1: ; %Flow
  22 ; CHECK-NEXT:    s_andn2_saveexec_b64 s[6:7], s[6:7]
  23 ; CHECK-NEXT:    s_cbranch_execnz .LBB0_4
  24 ; CHECK-NEXT:  .LBB0_2:
  25 ; CHECK-NEXT:    s_or_b64 exec, exec, s[6:7]
  26 ; CHECK-NEXT:    s_setpc_b64 s[30:31]
  27 ; CHECK-NEXT:  .LBB0_3:
  28 ; CHECK-NEXT:    v_cvt_f32_u32_e32 v0, v3
  29 ; CHECK-NEXT:    v_sub_i32_e32 v1, vcc, 0, v2
  30 ; CHECK-NEXT:    v_subb_u32_e32 v7, vcc, 0, v3, vcc
  31 ; CHECK-NEXT:    v_mac_f32_e32 v6, 0x4f800000, v0
  32 ; CHECK-NEXT:    v_rcp_iflag_f32_e32 v0, v6
  33 ; CHECK-NEXT:    v_mul_f32_e32 v0, 0x5f7ffffc, v0
  34 ; CHECK-NEXT:    v_mul_f32_e32 v6, 0x2f800000, v0
  35 ; CHECK-NEXT:    v_trunc_f32_e32 v6, v6
  36 ; CHECK-NEXT:    v_mac_f32_e32 v0, 0xcf800000, v6
  37 ; CHECK-NEXT:    v_cvt_u32_f32_e32 v6, v6
  38 ; CHECK-NEXT:    v_cvt_u32_f32_e32 v0, v0
  39 ; CHECK-NEXT:    v_mul_lo_u32 v8, v1, v6
  40 ; CHECK-NEXT:    v_mul_lo_u32 v9, v1, v0
  41 ; CHECK-NEXT:    v_mul_lo_u32 v10, v7, v0
  42 ; CHECK-NEXT:    v_mul_hi_u32 v11, v1, v0
  43 ; CHECK-NEXT:    v_add_i32_e32 v8, vcc, v10, v8
  44 ; CHECK-NEXT:    v_mul_lo_u32 v10, v6, v9
  45 ; CHECK-NEXT:    v_mul_hi_u32 v12, v0, v9
  46 ; CHECK-NEXT:    v_mul_hi_u32 v9, v6, v9
  47 ; CHECK-NEXT:    v_add_i32_e32 v8, vcc, v8, v11
  48 ; CHECK-NEXT:    v_mul_lo_u32 v11, v0, v8
  49 ; CHECK-NEXT:    v_mul_lo_u32 v13, v6, v8
  50 ; CHECK-NEXT:    v_mul_hi_u32 v14, v0, v8
  51 ; CHECK-NEXT:    v_mul_hi_u32 v8, v6, v8
  52 ; CHECK-NEXT:    v_add_i32_e32 v10, vcc, v10, v11
  53 ; CHECK-NEXT:    v_cndmask_b32_e64 v11, 0, 1, vcc
  54 ; CHECK-NEXT:    v_add_i32_e32 v9, vcc, v13, v9
  55 ; CHECK-NEXT:    v_cndmask_b32_e64 v13, 0, 1, vcc
  56 ; CHECK-NEXT:    v_add_i32_e32 v10, vcc, v10, v12
  57 ; CHECK-NEXT:    v_cndmask_b32_e64 v10, 0, 1, vcc
  58 ; CHECK-NEXT:    v_add_i32_e32 v9, vcc, v9, v14
  59 ; CHECK-NEXT:    v_cndmask_b32_e64 v12, 0, 1, vcc
  60 ; CHECK-NEXT:    v_add_i32_e32 v10, vcc, v11, v10
  61 ; CHECK-NEXT:    v_add_i32_e32 v11, vcc, v13, v12
  62 ; CHECK-NEXT:    v_add_i32_e32 v9, vcc, v9, v10
  63 ; CHECK-NEXT:    v_cndmask_b32_e64 v10, 0, 1, vcc
  64 ; CHECK-NEXT:    v_add_i32_e32 v10, vcc, v11, v10
  65 ; CHECK-NEXT:    v_add_i32_e32 v8, vcc, v8, v10
  66 ; CHECK-NEXT:    v_add_i32_e32 v0, vcc, v0, v9
  67 ; CHECK-NEXT:    v_addc_u32_e32 v6, vcc, v6, v8, vcc
  68 ; CHECK-NEXT:    v_mul_lo_u32 v8, v1, v0
  69 ; CHECK-NEXT:    v_mul_lo_u32 v7, v7, v0
  70 ; CHECK-NEXT:    v_mul_hi_u32 v9, v1, v0
  71 ; CHECK-NEXT:    v_mul_lo_u32 v1, v1, v6
  72 ; CHECK-NEXT:    v_mul_lo_u32 v10, v6, v8
  73 ; CHECK-NEXT:    v_mul_hi_u32 v11, v0, v8
  74 ; CHECK-NEXT:    v_mul_hi_u32 v8, v6, v8
  75 ; CHECK-NEXT:    v_add_i32_e32 v1, vcc, v7, v1
  76 ; CHECK-NEXT:    v_add_i32_e32 v1, vcc, v1, v9
  77 ; CHECK-NEXT:    v_mul_lo_u32 v7, v0, v1
  78 ; CHECK-NEXT:    v_mul_lo_u32 v9, v6, v1
  79 ; CHECK-NEXT:    v_mul_hi_u32 v12, v0, v1
  80 ; CHECK-NEXT:    v_mul_hi_u32 v1, v6, v1
  81 ; CHECK-NEXT:    v_add_i32_e32 v7, vcc, v10, v7
  82 ; CHECK-NEXT:    v_cndmask_b32_e64 v10, 0, 1, vcc
  83 ; CHECK-NEXT:    v_add_i32_e32 v8, vcc, v9, v8
  84 ; CHECK-NEXT:    v_cndmask_b32_e64 v9, 0, 1, vcc
  85 ; CHECK-NEXT:    v_add_i32_e32 v7, vcc, v7, v11
  86 ; CHECK-NEXT:    v_cndmask_b32_e64 v7, 0, 1, vcc
  87 ; CHECK-NEXT:    v_add_i32_e32 v8, vcc, v8, v12
  88 ; CHECK-NEXT:    v_cndmask_b32_e64 v11, 0, 1, vcc
  89 ; CHECK-NEXT:    v_add_i32_e32 v7, vcc, v10, v7
  90 ; CHECK-NEXT:    v_add_i32_e32 v9, vcc, v9, v11
  91 ; CHECK-NEXT:    v_add_i32_e32 v7, vcc, v8, v7
  92 ; CHECK-NEXT:    v_cndmask_b32_e64 v8, 0, 1, vcc
  93 ; CHECK-NEXT:    v_add_i32_e32 v8, vcc, v9, v8
  94 ; CHECK-NEXT:    v_add_i32_e32 v1, vcc, v1, v8
  95 ; CHECK-NEXT:    v_add_i32_e32 v0, vcc, v0, v7
  96 ; CHECK-NEXT:    v_addc_u32_e32 v1, vcc, v6, v1, vcc
  97 ; CHECK-NEXT:    v_mul_lo_u32 v6, v5, v0
  98 ; CHECK-NEXT:    v_mul_hi_u32 v7, v4, v0
  99 ; CHECK-NEXT:    v_mul_hi_u32 v0, v5, v0
 100 ; CHECK-NEXT:    v_mul_lo_u32 v8, v4, v1
 101 ; CHECK-NEXT:    v_mul_lo_u32 v9, v5, v1
 102 ; CHECK-NEXT:    v_mul_hi_u32 v10, v4, v1
 103 ; CHECK-NEXT:    v_mul_hi_u32 v1, v5, v1
 104 ; CHECK-NEXT:    v_add_i32_e32 v6, vcc, v6, v8
 105 ; CHECK-NEXT:    v_cndmask_b32_e64 v8, 0, 1, vcc
 106 ; CHECK-NEXT:    v_add_i32_e32 v0, vcc, v9, v0
 107 ; CHECK-NEXT:    v_cndmask_b32_e64 v9, 0, 1, vcc
 108 ; CHECK-NEXT:    v_add_i32_e32 v6, vcc, v6, v7
 109 ; CHECK-NEXT:    v_cndmask_b32_e64 v6, 0, 1, vcc
 110 ; CHECK-NEXT:    v_add_i32_e32 v0, vcc, v0, v10
 111 ; CHECK-NEXT:    v_cndmask_b32_e64 v7, 0, 1, vcc
 112 ; CHECK-NEXT:    v_add_i32_e32 v6, vcc, v8, v6
 113 ; CHECK-NEXT:    v_add_i32_e32 v7, vcc, v9, v7
 114 ; CHECK-NEXT:    v_add_i32_e32 v0, vcc, v0, v6
 115 ; CHECK-NEXT:    v_cndmask_b32_e64 v6, 0, 1, vcc
 116 ; CHECK-NEXT:    v_add_i32_e32 v6, vcc, v7, v6
 117 ; CHECK-NEXT:    v_mul_lo_u32 v7, v2, v0
 118 ; CHECK-NEXT:    v_mul_lo_u32 v8, v3, v0
 119 ; CHECK-NEXT:    v_mul_hi_u32 v9, v2, v0
 120 ; CHECK-NEXT:    v_add_i32_e32 v1, vcc, v1, v6
 121 ; CHECK-NEXT:    v_mul_lo_u32 v6, v2, v1
 122 ; CHECK-NEXT:    v_add_i32_e32 v10, vcc, 1, v0
 123 ; CHECK-NEXT:    v_addc_u32_e32 v11, vcc, 0, v1, vcc
 124 ; CHECK-NEXT:    v_add_i32_e32 v6, vcc, v8, v6
 125 ; CHECK-NEXT:    v_add_i32_e32 v8, vcc, 1, v10
 126 ; CHECK-NEXT:    v_addc_u32_e32 v12, vcc, 0, v11, vcc
 127 ; CHECK-NEXT:    v_add_i32_e32 v6, vcc, v6, v9
 128 ; CHECK-NEXT:    v_sub_i32_e32 v4, vcc, v4, v7
 129 ; CHECK-NEXT:    v_subb_u32_e64 v7, s[4:5], v5, v6, vcc
 130 ; CHECK-NEXT:    v_sub_i32_e64 v5, s[4:5], v5, v6
 131 ; CHECK-NEXT:    v_cmp_ge_u32_e64 s[4:5], v4, v2
 132 ; CHECK-NEXT:    v_cndmask_b32_e64 v6, 0, -1, s[4:5]
 133 ; CHECK-NEXT:    v_cmp_ge_u32_e64 s[4:5], v7, v3
 134 ; CHECK-NEXT:    v_cndmask_b32_e64 v9, 0, -1, s[4:5]
 135 ; CHECK-NEXT:    v_subb_u32_e32 v5, vcc, v5, v3, vcc
 136 ; CHECK-NEXT:    v_cmp_eq_u32_e32 vcc, v7, v3
 137 ; CHECK-NEXT:    v_cndmask_b32_e32 v6, v9, v6, vcc
 138 ; CHECK-NEXT:    v_sub_i32_e32 v4, vcc, v4, v2
 139 ; CHECK-NEXT:    v_subbrev_u32_e32 v5, vcc, 0, v5, vcc
 140 ; CHECK-NEXT:    v_cmp_ge_u32_e32 vcc, v4, v2
 141 ; CHECK-NEXT:    v_cndmask_b32_e64 v2, 0, -1, vcc
 142 ; CHECK-NEXT:    v_cmp_ge_u32_e32 vcc, v5, v3
 143 ; CHECK-NEXT:    v_cndmask_b32_e64 v4, 0, -1, vcc
 144 ; CHECK-NEXT:    v_cmp_eq_u32_e32 vcc, v5, v3
 145 ; CHECK-NEXT:    v_cndmask_b32_e32 v2, v4, v2, vcc
 146 ; CHECK-NEXT:    v_cmp_ne_u32_e32 vcc, 0, v2
 147 ; CHECK-NEXT:    v_cndmask_b32_e32 v2, v10, v8, vcc
 148 ; CHECK-NEXT:    v_cndmask_b32_e32 v3, v11, v12, vcc
 149 ; CHECK-NEXT:    v_cmp_ne_u32_e32 vcc, 0, v6
 150 ; CHECK-NEXT:    v_cndmask_b32_e32 v0, v0, v2, vcc
 151 ; CHECK-NEXT:    v_cndmask_b32_e32 v1, v1, v3, vcc
 152 ; CHECK-NEXT:    ; implicit-def: $vgpr6
 153 ; CHECK-NEXT:    ; implicit-def: $vgpr2
 154 ; CHECK-NEXT:    ; implicit-def: $vgpr4
 155 ; CHECK-NEXT:    s_andn2_saveexec_b64 s[6:7], s[6:7]
 156 ; CHECK-NEXT:    s_cbranch_execz .LBB0_2
 157 ; CHECK-NEXT:  .LBB0_4:
 158 ; CHECK-NEXT:    v_rcp_iflag_f32_e32 v0, v6
 159 ; CHECK-NEXT:    v_sub_i32_e32 v1, vcc, 0, v2
 160 ; CHECK-NEXT:    v_mul_f32_e32 v0, 0x4f7ffffe, v0
 161 ; CHECK-NEXT:    v_cvt_u32_f32_e32 v0, v0
 162 ; CHECK-NEXT:    v_mul_lo_u32 v1, v1, v0
 163 ; CHECK-NEXT:    v_mul_hi_u32 v1, v0, v1
 164 ; CHECK-NEXT:    v_add_i32_e32 v0, vcc, v0, v1
 165 ; CHECK-NEXT:    v_mul_hi_u32 v0, v4, v0
 166 ; CHECK-NEXT:    v_mul_lo_u32 v1, v0, v2
 167 ; CHECK-NEXT:    v_add_i32_e32 v3, vcc, 1, v0
 168 ; CHECK-NEXT:    v_sub_i32_e32 v1, vcc, v4, v1
 169 ; CHECK-NEXT:    v_cmp_ge_u32_e32 vcc, v1, v2
 170 ; CHECK-NEXT:    v_cndmask_b32_e32 v0, v0, v3, vcc
 171 ; CHECK-NEXT:    v_sub_i32_e64 v3, s[4:5], v1, v2
 172 ; CHECK-NEXT:    v_cndmask_b32_e32 v1, v1, v3, vcc
 173 ; CHECK-NEXT:    v_add_i32_e32 v3, vcc, 1, v0
 174 ; CHECK-NEXT:    v_cmp_ge_u32_e32 vcc, v1, v2
 175 ; CHECK-NEXT:    v_cndmask_b32_e32 v0, v0, v3, vcc
 176 ; CHECK-NEXT:    v_mov_b32_e32 v1, 0
 177 ; CHECK-NEXT:    s_or_b64 exec, exec, s[6:7]
 178 ; CHECK-NEXT:    s_setpc_b64 s[30:31]
 179   %result = udiv i64 %num, %den
 180   ret i64 %result
 181 }
 182
 183 ; FIXME: This is a workaround for not handling uniform VGPR case.
 184 declare i32 @llvm.amdgcn.readfirstlane(i32)
 185
 186 define amdgpu_ps i64 @s_udiv_i64(i64 inreg %num, i64 inreg %den) {
 187 ; CHECK-LABEL: s_udiv_i64:
 188 ; CHECK:       ; %bb.0:
 189 ; CHECK-NEXT:    s_or_b64 s[4:5], s[0:1], s[2:3]
 190 ; CHECK-NEXT:    s_mov_b32 s6, 0
 191 ; CHECK-NEXT:    s_mov_b32 s7, -1
 192 ; CHECK-NEXT:    s_and_b64 s[4:5], s[4:5], s[6:7]
 193 ; CHECK-NEXT:    v_cmp_ne_u64_e64 vcc, s[4:5], 0
 194 ; CHECK-NEXT:    s_mov_b32 s4, 1
 195 ; CHECK-NEXT:    v_cvt_f32_u32_e32 v2, s2
 196 ; CHECK-NEXT:    s_cbranch_vccz .LBB1_2
 197 ; CHECK-NEXT:  ; %bb.1:
 198 ; CHECK-NEXT:    v_mov_b32_e32 v0, s3
 199 ; CHECK-NEXT:    v_cvt_f32_u32_e32 v1, s3
 200 ; CHECK-NEXT:    s_sub_u32 s4, 0, s2
 201 ; CHECK-NEXT:    v_mov_b32_e32 v3, s1
 202 ; CHECK-NEXT:    v_madmk_f32 v1, v1, 0x4f800000, v2
 203 ; CHECK-NEXT:    s_subb_u32 s5, 0, s3
 204 ; CHECK-NEXT:    v_rcp_iflag_f32_e32 v1, v1
 205 ; CHECK-NEXT:    v_mul_f32_e32 v1, 0x5f7ffffc, v1
 206 ; CHECK-NEXT:    v_mul_f32_e32 v4, 0x2f800000, v1
 207 ; CHECK-NEXT:    v_trunc_f32_e32 v4, v4
 208 ; CHECK-NEXT:    v_mac_f32_e32 v1, 0xcf800000, v4
 209 ; CHECK-NEXT:    v_cvt_u32_f32_e32 v4, v4
 210 ; CHECK-NEXT:    v_cvt_u32_f32_e32 v1, v1
 211 ; CHECK-NEXT:    v_mul_lo_u32 v5, s4, v4
 212 ; CHECK-NEXT:    v_mul_lo_u32 v6, s4, v1
 213 ; CHECK-NEXT:    v_mul_lo_u32 v7, s5, v1
 214 ; CHECK-NEXT:    v_mul_hi_u32 v8, s4, v1
 215 ; CHECK-NEXT:    v_add_i32_e32 v5, vcc, v7, v5
 216 ; CHECK-NEXT:    v_mul_lo_u32 v7, v4, v6
 217 ; CHECK-NEXT:    v_mul_hi_u32 v9, v1, v6
 218 ; CHECK-NEXT:    v_mul_hi_u32 v6, v4, v6
 219 ; CHECK-NEXT:    v_add_i32_e32 v5, vcc, v5, v8
 220 ; CHECK-NEXT:    v_mul_lo_u32 v8, v1, v5
 221 ; CHECK-NEXT:    v_mul_lo_u32 v10, v4, v5
 222 ; CHECK-NEXT:    v_mul_hi_u32 v11, v1, v5
 223 ; CHECK-NEXT:    v_mul_hi_u32 v5, v4, v5
 224 ; CHECK-NEXT:    v_add_i32_e32 v7, vcc, v7, v8
 225 ; CHECK-NEXT:    v_cndmask_b32_e64 v8, 0, 1, vcc
 226 ; CHECK-NEXT:    v_add_i32_e32 v6, vcc, v10, v6
 227 ; CHECK-NEXT:    v_cndmask_b32_e64 v10, 0, 1, vcc
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 303 ; CHECK-NEXT:    v_cmp_le_u32_e64 s[4:5], s3, v3
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 321 ; CHECK-NEXT:    s_branch .LBB1_3
 322 ; CHECK-NEXT:  .LBB1_2:
 323 ; CHECK-NEXT:    ; implicit-def: $vgpr0_vgpr1
 324 ; CHECK-NEXT:  .LBB1_3: ; %Flow
 325 ; CHECK-NEXT:    s_xor_b32 s1, s4, 1
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 329 ; CHECK-NEXT:  ; %bb.4:
 330 ; CHECK-NEXT:    v_rcp_iflag_f32_e32 v0, v2
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 348 ; CHECK-NEXT:  .LBB1_5:
 349 ; CHECK-NEXT:    v_readfirstlane_b32 s0, v0
 350 ; CHECK-NEXT:    s_mov_b32 s1, s0
 351 ; CHECK-NEXT:    ; return to shader part epilog
 352   %result = udiv i64 %num, %den
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 355   %elt.1 = extractelement <2 x i32> %cast, i32 1
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 357   %res.1 = call i32 @llvm.amdgcn.readfirstlane(i32 %elt.1)
 358   %ins.0 = insertelement <2 x i32> undef, i32 %res.0, i32 0
 359   %ins.1 = insertelement <2 x i32> %ins.0, i32 %res.0, i32 1
 360   %cast.back = bitcast <2 x i32> %ins.1 to i64
 361   ret i64 %cast.back
 362 }
 363
 364 define <2 x i64> @v_udiv_v2i64(<2 x i64> %num, <2 x i64> %den) {
 365 ; GISEL-LABEL: v_udiv_v2i64:
 366 ; GISEL:       ; %bb.0:
 367 ; GISEL-NEXT:    s_waitcnt vmcnt(0) expcnt(0) lgkmcnt(0)
 368 ; GISEL-NEXT:    v_cvt_f32_u32_e32 v10, v4
 369 ; GISEL-NEXT:    v_cvt_f32_u32_e32 v11, v5
 370 ; GISEL-NEXT:    v_sub_i32_e32 v8, vcc, 0, v4
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 849 ; CGP-NEXT:    v_mul_hi_u32 v10, v4, v10
 850 ; CGP-NEXT:    v_add_i32_e32 v3, vcc, v5, v3
 851 ; CGP-NEXT:    v_add_i32_e32 v3, vcc, v3, v11
 852 ; CGP-NEXT:    v_mul_lo_u32 v5, v2, v3
 853 ; CGP-NEXT:    v_mul_lo_u32 v11, v4, v3
 854 ; CGP-NEXT:    v_mul_hi_u32 v14, v2, v3
 855 ; CGP-NEXT:    v_mul_hi_u32 v3, v4, v3
 856 ; CGP-NEXT:    v_add_i32_e32 v5, vcc, v12, v5
 857 ; CGP-NEXT:    v_cndmask_b32_e64 v12, 0, 1, vcc
 858 ; CGP-NEXT:    v_add_i32_e32 v10, vcc, v11, v10
 859 ; CGP-NEXT:    v_cndmask_b32_e64 v11, 0, 1, vcc
 860 ; CGP-NEXT:    v_add_i32_e32 v5, vcc, v5, v13
 861 ; CGP-NEXT:    v_cndmask_b32_e64 v5, 0, 1, vcc
 862 ; CGP-NEXT:    v_add_i32_e32 v10, vcc, v10, v14
 863 ; CGP-NEXT:    v_cndmask_b32_e64 v13, 0, 1, vcc
 864 ; CGP-NEXT:    v_add_i32_e32 v5, vcc, v12, v5
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 866 ; CGP-NEXT:    v_add_i32_e32 v5, vcc, v10, v5
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 868 ; CGP-NEXT:    v_add_i32_e32 v10, vcc, v11, v10
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 870 ; CGP-NEXT:    v_add_i32_e32 v2, vcc, v2, v5
 871 ; CGP-NEXT:    v_addc_u32_e32 v3, vcc, v4, v3, vcc
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 875 ; CGP-NEXT:    v_mul_lo_u32 v10, v8, v3
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 877 ; CGP-NEXT:    v_mul_hi_u32 v12, v8, v3
 878 ; CGP-NEXT:    v_mul_hi_u32 v3, v9, v3
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 880 ; CGP-NEXT:    v_cndmask_b32_e64 v10, 0, 1, vcc
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 884 ; CGP-NEXT:    v_cndmask_b32_e64 v4, 0, 1, vcc
 885 ; CGP-NEXT:    v_add_i32_e32 v2, vcc, v2, v12
 886 ; CGP-NEXT:    v_cndmask_b32_e64 v5, 0, 1, vcc
 887 ; CGP-NEXT:    v_add_i32_e32 v4, vcc, v10, v4
 888 ; CGP-NEXT:    v_add_i32_e32 v5, vcc, v11, v5
 889 ; CGP-NEXT:    v_add_i32_e32 v2, vcc, v2, v4
 890 ; CGP-NEXT:    v_cndmask_b32_e64 v4, 0, 1, vcc
 891 ; CGP-NEXT:    v_add_i32_e32 v4, vcc, v5, v4
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 893 ; CGP-NEXT:    v_mul_lo_u32 v10, v7, v2
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 895 ; CGP-NEXT:    v_add_i32_e32 v3, vcc, v3, v4
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 898 ; CGP-NEXT:    v_addc_u32_e32 v13, vcc, 0, v3, vcc
 899 ; CGP-NEXT:    v_add_i32_e32 v4, vcc, v10, v4
 900 ; CGP-NEXT:    v_add_i32_e32 v10, vcc, 1, v12
 901 ; CGP-NEXT:    v_addc_u32_e32 v14, vcc, 0, v13, vcc
 902 ; CGP-NEXT:    v_add_i32_e32 v4, vcc, v4, v11
 903 ; CGP-NEXT:    v_sub_i32_e32 v5, vcc, v8, v5
 904 ; CGP-NEXT:    v_subb_u32_e64 v8, s[4:5], v9, v4, vcc
 905 ; CGP-NEXT:    v_sub_i32_e64 v4, s[4:5], v9, v4
 906 ; CGP-NEXT:    v_cmp_ge_u32_e64 s[4:5], v5, v6
 907 ; CGP-NEXT:    v_cndmask_b32_e64 v9, 0, -1, s[4:5]
 908 ; CGP-NEXT:    v_cmp_ge_u32_e64 s[4:5], v8, v7
 909 ; CGP-NEXT:    v_cndmask_b32_e64 v11, 0, -1, s[4:5]
 910 ; CGP-NEXT:    v_subb_u32_e32 v4, vcc, v4, v7, vcc
 911 ; CGP-NEXT:    v_cmp_eq_u32_e32 vcc, v8, v7
 912 ; CGP-NEXT:    v_cndmask_b32_e32 v8, v11, v9, vcc
 913 ; CGP-NEXT:    v_sub_i32_e32 v5, vcc, v5, v6
 914 ; CGP-NEXT:    v_subbrev_u32_e32 v4, vcc, 0, v4, vcc
 915 ; CGP-NEXT:    v_cmp_ge_u32_e32 vcc, v5, v6
 916 ; CGP-NEXT:    v_cndmask_b32_e64 v5, 0, -1, vcc
 917 ; CGP-NEXT:    v_cmp_ge_u32_e32 vcc, v4, v7
 918 ; CGP-NEXT:    v_cndmask_b32_e64 v6, 0, -1, vcc
 919 ; CGP-NEXT:    v_cmp_eq_u32_e32 vcc, v4, v7
 920 ; CGP-NEXT:    v_cndmask_b32_e32 v4, v6, v5, vcc
 921 ; CGP-NEXT:    v_cmp_ne_u32_e32 vcc, 0, v4
 922 ; CGP-NEXT:    v_cndmask_b32_e32 v4, v12, v10, vcc
 923 ; CGP-NEXT:    v_cndmask_b32_e32 v5, v13, v14, vcc
 924 ; CGP-NEXT:    v_cmp_ne_u32_e32 vcc, 0, v8
 925 ; CGP-NEXT:    v_cndmask_b32_e32 v2, v2, v4, vcc
 926 ; CGP-NEXT:    v_cndmask_b32_e32 v3, v3, v5, vcc
 927 ; CGP-NEXT:    ; implicit-def: $vgpr4
 928 ; CGP-NEXT:    ; implicit-def: $vgpr6
 929 ; CGP-NEXT:    ; implicit-def: $vgpr8
 930 ; CGP-NEXT:    s_andn2_saveexec_b64 s[6:7], s[6:7]
 931 ; CGP-NEXT:    s_cbranch_execz .LBB2_6
 932 ; CGP-NEXT:  .LBB2_8:
 933 ; CGP-NEXT:    v_rcp_iflag_f32_e32 v2, v4
 934 ; CGP-NEXT:    v_sub_i32_e32 v3, vcc, 0, v6
 935 ; CGP-NEXT:    v_mul_f32_e32 v2, 0x4f7ffffe, v2
 936 ; CGP-NEXT:    v_cvt_u32_f32_e32 v2, v2
 937 ; CGP-NEXT:    v_mul_lo_u32 v3, v3, v2
 938 ; CGP-NEXT:    v_mul_hi_u32 v3, v2, v3
 939 ; CGP-NEXT:    v_add_i32_e32 v2, vcc, v2, v3
 940 ; CGP-NEXT:    v_mul_hi_u32 v2, v8, v2
 941 ; CGP-NEXT:    v_mul_lo_u32 v3, v2, v6
 942 ; CGP-NEXT:    v_add_i32_e32 v4, vcc, 1, v2
 943 ; CGP-NEXT:    v_sub_i32_e32 v3, vcc, v8, v3
 944 ; CGP-NEXT:    v_cmp_ge_u32_e32 vcc, v3, v6
 945 ; CGP-NEXT:    v_cndmask_b32_e32 v2, v2, v4, vcc
 946 ; CGP-NEXT:    v_sub_i32_e64 v4, s[4:5], v3, v6
 947 ; CGP-NEXT:    v_cndmask_b32_e32 v3, v3, v4, vcc
 948 ; CGP-NEXT:    v_add_i32_e32 v4, vcc, 1, v2
 949 ; CGP-NEXT:    v_cmp_ge_u32_e32 vcc, v3, v6
 950 ; CGP-NEXT:    v_cndmask_b32_e32 v2, v2, v4, vcc
 951 ; CGP-NEXT:    v_mov_b32_e32 v3, 0
 952 ; CGP-NEXT:    s_or_b64 exec, exec, s[6:7]
 953 ; CGP-NEXT:    s_setpc_b64 s[30:31]
 954   %result = udiv <2 x i64> %num, %den
 955   ret <2 x i64> %result
 956 }
 957
 958 define i64 @v_udiv_i64_pow2k_denom(i64 %num) {
 959 ; CHECK-LABEL: v_udiv_i64_pow2k_denom:
 960 ; CHECK:       ; %bb.0:
 961 ; CHECK-NEXT:    s_waitcnt vmcnt(0) expcnt(0) lgkmcnt(0)
 962 ; CHECK-NEXT:    v_lshr_b64 v[0:1], v[0:1], 12
 963 ; CHECK-NEXT:    s_setpc_b64 s[30:31]
 964   %result = udiv i64 %num, 4096
 965   ret i64 %result
 966 }
 967
 968 define <2 x i64> @v_udiv_v2i64_pow2k_denom(<2 x i64> %num) {
 969 ; CHECK-LABEL: v_udiv_v2i64_pow2k_denom:
 970 ; CHECK:       ; %bb.0:
 971 ; CHECK-NEXT:    s_waitcnt vmcnt(0) expcnt(0) lgkmcnt(0)
 972 ; CHECK-NEXT:    v_lshr_b64 v[0:1], v[0:1], 12
 973 ; CHECK-NEXT:    v_lshr_b64 v[2:3], v[2:3], 12
 974 ; CHECK-NEXT:    s_setpc_b64 s[30:31]
 975   %result = udiv <2 x i64> %num, <i64 4096, i64 4096>
 976   ret <2 x i64> %result
 977 }
 978
 979 define i64 @v_udiv_i64_oddk_denom(i64 %num) {
 980 ; CHECK-LABEL: v_udiv_i64_oddk_denom:
 981 ; CHECK:       ; %bb.0:
 982 ; CHECK-NEXT:    s_waitcnt vmcnt(0) expcnt(0) lgkmcnt(0)
 983 ; CHECK-NEXT:    v_mov_b32_e32 v2, 0x1fb03c31
 984 ; CHECK-NEXT:    v_mov_b32_e32 v3, 0xd9528440
 985 ; CHECK-NEXT:    v_mul_lo_u32 v4, v1, v2
 986 ; CHECK-NEXT:    v_mul_lo_u32 v5, v0, v3
 987 ; CHECK-NEXT:    v_mul_hi_u32 v6, v0, v2
 988 ; CHECK-NEXT:    v_mul_lo_u32 v7, v1, v3
 989 ; CHECK-NEXT:    v_mul_hi_u32 v2, v1, v2
 990 ; CHECK-NEXT:    v_mul_hi_u32 v0, v0, v3
 991 ; CHECK-NEXT:    v_add_i32_e32 v4, vcc, v4, v5
 992 ; CHECK-NEXT:    v_cndmask_b32_e64 v5, 0, 1, vcc
 993 ; CHECK-NEXT:    v_add_i32_e32 v2, vcc, v7, v2
 994 ; CHECK-NEXT:    v_cndmask_b32_e64 v7, 0, 1, vcc
 995 ; CHECK-NEXT:    v_add_i32_e32 v4, vcc, v4, v6
 996 ; CHECK-NEXT:    v_cndmask_b32_e64 v4, 0, 1, vcc
 997 ; CHECK-NEXT:    v_add_i32_e32 v0, vcc, v2, v0
 998 ; CHECK-NEXT:    v_cndmask_b32_e64 v2, 0, 1, vcc
 999 ; CHECK-NEXT:    v_add_i32_e32 v4, vcc, v5, v4
1000 ; CHECK-NEXT:    v_add_i32_e32 v2, vcc, v7, v2
1001 ; CHECK-NEXT:    v_add_i32_e32 v0, vcc, v0, v4
1002 ; CHECK-NEXT:    v_cndmask_b32_e64 v4, 0, 1, vcc
1003 ; CHECK-NEXT:    v_add_i32_e32 v2, vcc, v2, v4
1004 ; CHECK-NEXT:    v_mul_hi_u32 v1, v1, v3
1005 ; CHECK-NEXT:    v_add_i32_e32 v1, vcc, v1, v2
1006 ; CHECK-NEXT:    v_lshr_b64 v[0:1], v[0:1], 20
1007 ; CHECK-NEXT:    s_setpc_b64 s[30:31]
1008   %result = udiv i64 %num, 1235195
1009   ret i64 %result
1010 }
1011
1012 define <2 x i64> @v_udiv_v2i64_oddk_denom(<2 x i64> %num) {
1013 ; CHECK-LABEL: v_udiv_v2i64_oddk_denom:
1014 ; CHECK:       ; %bb.0:
1015 ; CHECK-NEXT:    s_waitcnt vmcnt(0) expcnt(0) lgkmcnt(0)
1016 ; CHECK-NEXT:    v_mov_b32_e32 v4, 0x1fb03c31
1017 ; CHECK-NEXT:    v_mov_b32_e32 v5, 0xd9528440
1018 ; CHECK-NEXT:    v_mul_lo_u32 v6, v1, v4
1019 ; CHECK-NEXT:    v_mul_lo_u32 v7, v0, v5
1020 ; CHECK-NEXT:    v_mul_hi_u32 v8, v0, v4
1021 ; CHECK-NEXT:    v_mul_lo_u32 v9, v1, v5
1022 ; CHECK-NEXT:    v_mul_hi_u32 v10, v1, v4
1023 ; CHECK-NEXT:    v_mul_hi_u32 v0, v0, v5
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1029 ; CHECK-NEXT:    v_mul_hi_u32 v4, v3, v4
1030 ; CHECK-NEXT:    v_mul_hi_u32 v2, v2, v5
1031 ; CHECK-NEXT:    v_mul_hi_u32 v3, v3, v5
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1036 ; CHECK-NEXT:    v_add_i32_e32 v10, vcc, v11, v12
1037 ; CHECK-NEXT:    v_cndmask_b32_e64 v11, 0, 1, vcc
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1039 ; CHECK-NEXT:    v_cndmask_b32_e64 v12, 0, 1, vcc
1040 ; CHECK-NEXT:    v_add_i32_e32 v5, vcc, v5, v8
1041 ; CHECK-NEXT:    v_cndmask_b32_e64 v5, 0, 1, vcc
1042 ; CHECK-NEXT:    v_add_i32_e32 v0, vcc, v7, v0
1043 ; CHECK-NEXT:    v_cndmask_b32_e64 v7, 0, 1, vcc
1044 ; CHECK-NEXT:    v_add_i32_e32 v8, vcc, v10, v13
1045 ; CHECK-NEXT:    v_cndmask_b32_e64 v8, 0, 1, vcc
1046 ; CHECK-NEXT:    v_add_i32_e32 v2, vcc, v4, v2
1047 ; CHECK-NEXT:    v_cndmask_b32_e64 v4, 0, 1, vcc
1048 ; CHECK-NEXT:    v_add_i32_e32 v5, vcc, v6, v5
1049 ; CHECK-NEXT:    v_add_i32_e32 v6, vcc, v9, v7
1050 ; CHECK-NEXT:    v_add_i32_e32 v7, vcc, v11, v8
1051 ; CHECK-NEXT:    v_add_i32_e32 v4, vcc, v12, v4
1052 ; CHECK-NEXT:    v_add_i32_e32 v0, vcc, v0, v5
1053 ; CHECK-NEXT:    v_cndmask_b32_e64 v5, 0, 1, vcc
1054 ; CHECK-NEXT:    v_add_i32_e32 v2, vcc, v2, v7
1055 ; CHECK-NEXT:    v_cndmask_b32_e64 v7, 0, 1, vcc
1056 ; CHECK-NEXT:    v_add_i32_e32 v5, vcc, v6, v5
1057 ; CHECK-NEXT:    v_add_i32_e32 v4, vcc, v4, v7
1058 ; CHECK-NEXT:    v_add_i32_e32 v1, vcc, v1, v5
1059 ; CHECK-NEXT:    v_add_i32_e32 v3, vcc, v3, v4
1060 ; CHECK-NEXT:    v_lshr_b64 v[0:1], v[0:1], 20
1061 ; CHECK-NEXT:    v_lshr_b64 v[2:3], v[2:3], 20
1062 ; CHECK-NEXT:    s_setpc_b64 s[30:31]
1063   %result = udiv <2 x i64> %num, <i64 1235195, i64 1235195>
1064   ret <2 x i64> %result
1065 }
1066
1067 define i64 @v_udiv_i64_pow2_shl_denom(i64 %x, i64 %y) {
1068 ; CHECK-LABEL: v_udiv_i64_pow2_shl_denom:
1069 ; CHECK:       ; %bb.0:
1070 ; CHECK-NEXT:    s_waitcnt vmcnt(0) expcnt(0) lgkmcnt(0)
1071 ; CHECK-NEXT:    v_mov_b32_e32 v3, v0
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1242   %shl.y = shl i64 4096, %y
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1245 }
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1819 ; CGP-NEXT:    ; implicit-def: $vgpr4
1820 ; CGP-NEXT:    ; implicit-def: $vgpr9_vgpr10
1821 ; CGP-NEXT:    ; implicit-def: $vgpr5
1822 ; CGP-NEXT:    s_andn2_saveexec_b64 s[6:7], s[6:7]
1823 ; CGP-NEXT:    s_cbranch_execz .LBB8_6
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1825 ; CGP-NEXT:    v_rcp_iflag_f32_e32 v2, v4
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1849 }
1850
1851 define i64 @v_udiv_i64_24bit(i64 %num, i64 %den) {
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1878 ;
1879 ; CGP-LABEL: v_udiv_i64_24bit:
1880 ; CGP:       ; %bb.0:
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