llvm/test/CodeGen/AMDGPU/commute-shifts.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mtriple=amdgcn -mcpu=verde -verify-machineinstrs < %s | FileCheck -check-prefix=SI %s
   3 ; RUN: llc -mtriple=amdgcn -mcpu=tonga -verify-machineinstrs < %s | FileCheck -check-prefix=VI %s
   4
   5 define amdgpu_ps float @main(float %arg0, float %arg1) #0 {
   6 ; SI-LABEL: main:
   7 ; SI:       ; %bb.0: ; %bb
   8 ; SI-NEXT:    image_load v2, v0, s[0:7] dmask:0x1 unorm
   9 ; SI-NEXT:    v_cvt_i32_f32_e32 v0, v0
  10 ; SI-NEXT:    v_and_b32_e32 v0, 7, v0
  11 ; SI-NEXT:    s_waitcnt vmcnt(0)
  12 ; SI-NEXT:    v_lshrrev_b32_e32 v0, v0, v2
  13 ; SI-NEXT:    v_and_b32_e32 v0, 1, v0
  14 ; SI-NEXT:    v_cmp_eq_u32_e32 vcc, 1, v0
  15 ; SI-NEXT:    v_cndmask_b32_e32 v0, 0, v1, vcc
  16 ; SI-NEXT:    v_cvt_pkrtz_f16_f32_e32 v0, s0, v0
  17 ; SI-NEXT:    ; return to shader part epilog
  18 ;
  19 ; VI-LABEL: main:
  20 ; VI:       ; %bb.0: ; %bb
  21 ; VI-NEXT:    image_load v2, v0, s[0:7] dmask:0x1 unorm
  22 ; VI-NEXT:    v_cvt_i32_f32_e32 v0, v0
  23 ; VI-NEXT:    v_and_b32_e32 v0, 7, v0
  24 ; VI-NEXT:    s_waitcnt vmcnt(0)
  25 ; VI-NEXT:    v_lshrrev_b32_e32 v0, v0, v2
  26 ; VI-NEXT:    v_and_b32_e32 v0, 1, v0
  27 ; VI-NEXT:    v_cmp_eq_u32_e32 vcc, 1, v0
  28 ; VI-NEXT:    v_cndmask_b32_e32 v0, 0, v1, vcc
  29 ; VI-NEXT:    v_cvt_pkrtz_f16_f32 v0, s0, v0
  30 ; VI-NEXT:    ; return to shader part epilog
  31 bb:
  32   %tmp = fptosi float %arg0 to i32
  33   %tmp1 = call <4 x float> @llvm.amdgcn.image.load.1d.v4f32.i32(i32 15, i32 undef, <8 x i32> undef, i32 0, i32 0)
  34   %tmp2.f = extractelement <4 x float> %tmp1, i32 0
  35   %tmp2 = bitcast float %tmp2.f to i32
  36   %tmp3 = and i32 %tmp, 7
  37   %tmp4 = shl i32 1, %tmp3
  38   %tmp5 = and i32 %tmp2, %tmp4
  39   %tmp6 = icmp eq i32 %tmp5, 0
  40   %tmp7 = select i1 %tmp6, float 0.000000e+00, float %arg1
  41   %tmp8 = call <2 x half> @llvm.amdgcn.cvt.pkrtz(float undef, float %tmp7)
  42   %tmp9 = bitcast <2 x half> %tmp8 to float
  43   ret float %tmp9
  44 }
  45
  46 declare <2 x half> @llvm.amdgcn.cvt.pkrtz(float, float) #1
  47 declare <4 x float> @llvm.amdgcn.image.load.1d.v4f32.i32(i32, i32, <8 x i32>, i32, i32) #2
  48
  49 attributes #0 = { nounwind }
  50 attributes #1 = { nounwind readnone }
  51 attributes #2 = { nounwind readonly }