llvm/test/CodeGen/AMDGPU/hazard-pass-ordering.mir

   1 # RUN: llc -mtriple=amdgcn -mcpu=gfx908 -start-before=si-pre-emit-peephole %s -o - | FileCheck -check-prefix=GCN %s
   2
   3 # Verify that the dedicated hazard recognizer pass is run after late peephole
   4 # optimizations. New hazards can be introduced if instructions are removed by
   5 # passes that are run before the final hazard recognizer.
   6
   7 ---
   8 # GCN-LABEL: {{^}}mai_hazard_pass_ordering_optimize_vcc_branch:
   9 # GCN: v_accvgpr_read_b32
  10 # GCN-NEXT: s_nop
  11 # GCN-NEXT: flat_load_dword
  12 name:            mai_hazard_pass_ordering_optimize_vcc_branch
  13 body:             |
  14   bb.0:
  15     $vgpr0 = V_MOV_B32_e32 1, implicit $exec
  16     $vgpr2 = V_ACCVGPR_READ_B32_e64 killed $agpr0, implicit $exec
  17     $sgpr8_sgpr9 = S_MOV_B64 -1
  18     $vgpr3 = FLAT_LOAD_DWORD $vgpr0_vgpr1, 0, 0, implicit $exec, implicit $flat_scr
  19     $vcc = S_ANDN2_B64 $exec, killed renamable $sgpr8_sgpr9, implicit-def dead $scc
  20     S_CBRANCH_VCCNZ %bb.1, implicit killed $vcc
  21
  22   bb.1:
  23     S_ENDPGM 0
  24 ...