llvm/test/CodeGen/AMDGPU/rotr.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py UTC_ARGS: --version 2
   2 ; RUN: llc -mtriple=r600 -mcpu=redwood < %s | FileCheck --check-prefixes=R600 %s
   3 ; RUN: llc -mtriple=amdgcn -verify-machineinstrs < %s | FileCheck -check-prefixes=SI %s
   4 ; RUN: llc -mtriple=amdgcn -mcpu=tonga -verify-machineinstrs < %s | FileCheck -check-prefixes=GFX8 %s
   5 ; RUN: llc -mtriple=amdgcn -mcpu=gfx1010 -verify-machineinstrs < %s | FileCheck -check-prefixes=GFX10 %s
   6 ; RUN: llc -mtriple=amdgcn -mcpu=gfx1100 -verify-machineinstrs < %s | FileCheck -check-prefixes=GFX11 %s
   7
   8 define amdgpu_kernel void @rotr_i32(ptr addrspace(1) %in, i32 %x, i32 %y) {
   9 ; R600-LABEL: rotr_i32:
  10 ; R600:       ; %bb.0: ; %entry
  11 ; R600-NEXT:    ALU 2, @4, KC0[CB0:0-32], KC1[]
  12 ; R600-NEXT:    MEM_RAT_CACHELESS STORE_RAW T1.X, T0.X, 1
  13 ; R600-NEXT:    CF_END
  14 ; R600-NEXT:    PAD
  15 ; R600-NEXT:    ALU clause starting at 4:
  16 ; R600-NEXT:     LSHR * T0.X, KC0[2].Y, literal.x,
  17 ; R600-NEXT:    2(2.802597e-45), 0(0.000000e+00)
  18 ; R600-NEXT:     BIT_ALIGN_INT * T1.X, KC0[2].Z, KC0[2].Z, KC0[2].W,
  19 ;
  20 ; SI-LABEL: rotr_i32:
  21 ; SI:       ; %bb.0: ; %entry
  22 ; SI-NEXT:    s_load_dwordx4 s[0:3], s[2:3], 0x9
  23 ; SI-NEXT:    s_mov_b32 s7, 0xf000
  24 ; SI-NEXT:    s_mov_b32 s6, -1
  25 ; SI-NEXT:    s_waitcnt lgkmcnt(0)
  26 ; SI-NEXT:    s_mov_b32 s4, s0
  27 ; SI-NEXT:    s_mov_b32 s5, s1
  28 ; SI-NEXT:    v_mov_b32_e32 v0, s3
  29 ; SI-NEXT:    v_alignbit_b32 v0, s2, s2, v0
  30 ; SI-NEXT:    buffer_store_dword v0, off, s[4:7], 0
  31 ; SI-NEXT:    s_endpgm
  32 ;
  33 ; GFX8-LABEL: rotr_i32:
  34 ; GFX8:       ; %bb.0: ; %entry
  35 ; GFX8-NEXT:    s_load_dwordx4 s[0:3], s[2:3], 0x24
  36 ; GFX8-NEXT:    s_waitcnt lgkmcnt(0)
  37 ; GFX8-NEXT:    v_mov_b32_e32 v0, s3
  38 ; GFX8-NEXT:    v_alignbit_b32 v2, s2, s2, v0
  39 ; GFX8-NEXT:    v_mov_b32_e32 v0, s0
  40 ; GFX8-NEXT:    v_mov_b32_e32 v1, s1
  41 ; GFX8-NEXT:    flat_store_dword v[0:1], v2
  42 ; GFX8-NEXT:    s_endpgm
  43 ;
  44 ; GFX10-LABEL: rotr_i32:
  45 ; GFX10:       ; %bb.0: ; %entry
  46 ; GFX10-NEXT:    s_load_dwordx4 s[4:7], s[2:3], 0x24
  47 ; GFX10-NEXT:    v_mov_b32_e32 v0, 0
  48 ; GFX10-NEXT:    s_waitcnt lgkmcnt(0)
  49 ; GFX10-NEXT:    v_alignbit_b32 v1, s6, s6, s7
  50 ; GFX10-NEXT:    global_store_dword v0, v1, s[4:5]
  51 ; GFX10-NEXT:    s_endpgm
  52 ;
  53 ; GFX11-LABEL: rotr_i32:
  54 ; GFX11:       ; %bb.0: ; %entry
  55 ; GFX11-NEXT:    s_load_b128 s[0:3], s[2:3], 0x24
  56 ; GFX11-NEXT:    v_mov_b32_e32 v0, 0
  57 ; GFX11-NEXT:    s_waitcnt lgkmcnt(0)
  58 ; GFX11-NEXT:    v_alignbit_b32 v1, s2, s2, s3
  59 ; GFX11-NEXT:    global_store_b32 v0, v1, s[0:1]
  60 ; GFX11-NEXT:    s_nop 0
  61 ; GFX11-NEXT:    s_sendmsg sendmsg(MSG_DEALLOC_VGPRS)
  62 ; GFX11-NEXT:    s_endpgm
  63 entry:
  64   %tmp0 = sub i32 32, %y
  65   %tmp1 = shl i32 %x, %tmp0
  66   %tmp2 = lshr i32 %x, %y
  67   %tmp3 = or i32 %tmp1, %tmp2
  68   store i32 %tmp3, ptr addrspace(1) %in
  69   ret void
  70 }
  71
  72 define amdgpu_kernel void @rotr_v2i32(ptr addrspace(1) %in, <2 x i32> %x, <2 x i32> %y) {
  73 ; R600-LABEL: rotr_v2i32:
  74 ; R600:       ; %bb.0: ; %entry
  75 ; R600-NEXT:    ALU 3, @4, KC0[CB0:0-32], KC1[]
  76 ; R600-NEXT:    MEM_RAT_CACHELESS STORE_RAW T0.XY, T1.X, 1
  77 ; R600-NEXT:    CF_END
  78 ; R600-NEXT:    PAD
  79 ; R600-NEXT:    ALU clause starting at 4:
  80 ; R600-NEXT:     BIT_ALIGN_INT * T0.Y, KC0[3].X, KC0[3].X, KC0[3].Z,
  81 ; R600-NEXT:     BIT_ALIGN_INT * T0.X, KC0[2].W, KC0[2].W, KC0[3].Y,
  82 ; R600-NEXT:     LSHR * T1.X, KC0[2].Y, literal.x,
  83 ; R600-NEXT:    2(2.802597e-45), 0(0.000000e+00)
  84 ;
  85 ; SI-LABEL: rotr_v2i32:
  86 ; SI:       ; %bb.0: ; %entry
  87 ; SI-NEXT:    s_load_dwordx4 s[4:7], s[2:3], 0xb
  88 ; SI-NEXT:    s_load_dwordx2 s[0:1], s[2:3], 0x9
  89 ; SI-NEXT:    s_mov_b32 s3, 0xf000
  90 ; SI-NEXT:    s_mov_b32 s2, -1
  91 ; SI-NEXT:    s_waitcnt lgkmcnt(0)
  92 ; SI-NEXT:    v_mov_b32_e32 v0, s7
  93 ; SI-NEXT:    v_alignbit_b32 v1, s5, s5, v0
  94 ; SI-NEXT:    v_mov_b32_e32 v0, s6
  95 ; SI-NEXT:    v_alignbit_b32 v0, s4, s4, v0
  96 ; SI-NEXT:    buffer_store_dwordx2 v[0:1], off, s[0:3], 0
  97 ; SI-NEXT:    s_endpgm
  98 ;
  99 ; GFX8-LABEL: rotr_v2i32:
 100 ; GFX8:       ; %bb.0: ; %entry
 101 ; GFX8-NEXT:    s_load_dwordx4 s[4:7], s[2:3], 0x2c
 102 ; GFX8-NEXT:    s_load_dwordx2 s[0:1], s[2:3], 0x24
 103 ; GFX8-NEXT:    s_waitcnt lgkmcnt(0)
 104 ; GFX8-NEXT:    v_mov_b32_e32 v0, s7
 105 ; GFX8-NEXT:    v_mov_b32_e32 v2, s6
 106 ; GFX8-NEXT:    v_alignbit_b32 v1, s5, s5, v0
 107 ; GFX8-NEXT:    v_alignbit_b32 v0, s4, s4, v2
 108 ; GFX8-NEXT:    v_mov_b32_e32 v3, s1
 109 ; GFX8-NEXT:    v_mov_b32_e32 v2, s0
 110 ; GFX8-NEXT:    flat_store_dwordx2 v[2:3], v[0:1]
 111 ; GFX8-NEXT:    s_endpgm
 112 ;
 113 ; GFX10-LABEL: rotr_v2i32:
 114 ; GFX10:       ; %bb.0: ; %entry
 115 ; GFX10-NEXT:    s_clause 0x1
 116 ; GFX10-NEXT:    s_load_dwordx4 s[4:7], s[2:3], 0x2c
 117 ; GFX10-NEXT:    s_load_dwordx2 s[0:1], s[2:3], 0x24
 118 ; GFX10-NEXT:    v_mov_b32_e32 v2, 0
 119 ; GFX10-NEXT:    s_waitcnt lgkmcnt(0)
 120 ; GFX10-NEXT:    v_alignbit_b32 v1, s5, s5, s7
 121 ; GFX10-NEXT:    v_alignbit_b32 v0, s4, s4, s6
 122 ; GFX10-NEXT:    global_store_dwordx2 v2, v[0:1], s[0:1]
 123 ; GFX10-NEXT:    s_endpgm
 124 ;
 125 ; GFX11-LABEL: rotr_v2i32:
 126 ; GFX11:       ; %bb.0: ; %entry
 127 ; GFX11-NEXT:    s_clause 0x1
 128 ; GFX11-NEXT:    s_load_b128 s[4:7], s[2:3], 0x2c
 129 ; GFX11-NEXT:    s_load_b64 s[0:1], s[2:3], 0x24
 130 ; GFX11-NEXT:    v_mov_b32_e32 v2, 0
 131 ; GFX11-NEXT:    s_waitcnt lgkmcnt(0)
 132 ; GFX11-NEXT:    v_alignbit_b32 v1, s5, s5, s7
 133 ; GFX11-NEXT:    v_alignbit_b32 v0, s4, s4, s6
 134 ; GFX11-NEXT:    global_store_b64 v2, v[0:1], s[0:1]
 135 ; GFX11-NEXT:    s_nop 0
 136 ; GFX11-NEXT:    s_sendmsg sendmsg(MSG_DEALLOC_VGPRS)
 137 ; GFX11-NEXT:    s_endpgm
 138 entry:
 139   %tmp0 = sub <2 x i32> <i32 32, i32 32>, %y
 140   %tmp1 = shl <2 x i32> %x, %tmp0
 141   %tmp2 = lshr <2 x i32> %x, %y
 142   %tmp3 = or <2 x i32> %tmp1, %tmp2
 143   store <2 x i32> %tmp3, ptr addrspace(1) %in
 144   ret void
 145 }
 146
 147 define amdgpu_kernel void @rotr_v4i32(ptr addrspace(1) %in, <4 x i32> %x, <4 x i32> %y) {
 148 ; R600-LABEL: rotr_v4i32:
 149 ; R600:       ; %bb.0: ; %entry
 150 ; R600-NEXT:    ALU 5, @4, KC0[CB0:0-32], KC1[]
 151 ; R600-NEXT:    MEM_RAT_CACHELESS STORE_RAW T0.XYZW, T1.X, 1
 152 ; R600-NEXT:    CF_END
 153 ; R600-NEXT:    PAD
 154 ; R600-NEXT:    ALU clause starting at 4:
 155 ; R600-NEXT:     BIT_ALIGN_INT * T0.W, KC0[4].X, KC0[4].X, KC0[5].X,
 156 ; R600-NEXT:     BIT_ALIGN_INT * T0.Z, KC0[3].W, KC0[3].W, KC0[4].W,
 157 ; R600-NEXT:     BIT_ALIGN_INT * T0.Y, KC0[3].Z, KC0[3].Z, KC0[4].Z,
 158 ; R600-NEXT:     BIT_ALIGN_INT * T0.X, KC0[3].Y, KC0[3].Y, KC0[4].Y,
 159 ; R600-NEXT:     LSHR * T1.X, KC0[2].Y, literal.x,
 160 ; R600-NEXT:    2(2.802597e-45), 0(0.000000e+00)
 161 ;
 162 ; SI-LABEL: rotr_v4i32:
 163 ; SI:       ; %bb.0: ; %entry
 164 ; SI-NEXT:    s_load_dwordx8 s[4:11], s[2:3], 0xd
 165 ; SI-NEXT:    s_load_dwordx2 s[0:1], s[2:3], 0x9
 166 ; SI-NEXT:    s_mov_b32 s3, 0xf000
 167 ; SI-NEXT:    s_mov_b32 s2, -1
 168 ; SI-NEXT:    s_waitcnt lgkmcnt(0)
 169 ; SI-NEXT:    v_mov_b32_e32 v0, s11
 170 ; SI-NEXT:    v_alignbit_b32 v3, s7, s7, v0
 171 ; SI-NEXT:    v_mov_b32_e32 v0, s10
 172 ; SI-NEXT:    v_alignbit_b32 v2, s6, s6, v0
 173 ; SI-NEXT:    v_mov_b32_e32 v0, s9
 174 ; SI-NEXT:    v_alignbit_b32 v1, s5, s5, v0
 175 ; SI-NEXT:    v_mov_b32_e32 v0, s8
 176 ; SI-NEXT:    v_alignbit_b32 v0, s4, s4, v0
 177 ; SI-NEXT:    buffer_store_dwordx4 v[0:3], off, s[0:3], 0
 178 ; SI-NEXT:    s_endpgm
 179 ;
 180 ; GFX8-LABEL: rotr_v4i32:
 181 ; GFX8:       ; %bb.0: ; %entry
 182 ; GFX8-NEXT:    s_load_dwordx8 s[4:11], s[2:3], 0x34
 183 ; GFX8-NEXT:    s_load_dwordx2 s[0:1], s[2:3], 0x24
 184 ; GFX8-NEXT:    s_waitcnt lgkmcnt(0)
 185 ; GFX8-NEXT:    v_mov_b32_e32 v0, s11
 186 ; GFX8-NEXT:    v_mov_b32_e32 v1, s10
 187 ; GFX8-NEXT:    v_mov_b32_e32 v4, s9
 188 ; GFX8-NEXT:    v_alignbit_b32 v3, s7, s7, v0
 189 ; GFX8-NEXT:    v_alignbit_b32 v2, s6, s6, v1
 190 ; GFX8-NEXT:    v_alignbit_b32 v1, s5, s5, v4
 191 ; GFX8-NEXT:    v_mov_b32_e32 v0, s8
 192 ; GFX8-NEXT:    v_mov_b32_e32 v5, s1
 193 ; GFX8-NEXT:    v_alignbit_b32 v0, s4, s4, v0
 194 ; GFX8-NEXT:    v_mov_b32_e32 v4, s0
 195 ; GFX8-NEXT:    flat_store_dwordx4 v[4:5], v[0:3]
 196 ; GFX8-NEXT:    s_endpgm
 197 ;
 198 ; GFX10-LABEL: rotr_v4i32:
 199 ; GFX10:       ; %bb.0: ; %entry
 200 ; GFX10-NEXT:    s_clause 0x1
 201 ; GFX10-NEXT:    s_load_dwordx8 s[4:11], s[2:3], 0x34
 202 ; GFX10-NEXT:    s_load_dwordx2 s[0:1], s[2:3], 0x24
 203 ; GFX10-NEXT:    v_mov_b32_e32 v4, 0
 204 ; GFX10-NEXT:    s_waitcnt lgkmcnt(0)
 205 ; GFX10-NEXT:    v_alignbit_b32 v3, s7, s7, s11
 206 ; GFX10-NEXT:    v_alignbit_b32 v2, s6, s6, s10
 207 ; GFX10-NEXT:    v_alignbit_b32 v1, s5, s5, s9
 208 ; GFX10-NEXT:    v_alignbit_b32 v0, s4, s4, s8
 209 ; GFX10-NEXT:    global_store_dwordx4 v4, v[0:3], s[0:1]
 210 ; GFX10-NEXT:    s_endpgm
 211 ;
 212 ; GFX11-LABEL: rotr_v4i32:
 213 ; GFX11:       ; %bb.0: ; %entry
 214 ; GFX11-NEXT:    s_clause 0x1
 215 ; GFX11-NEXT:    s_load_b256 s[4:11], s[2:3], 0x34
 216 ; GFX11-NEXT:    s_load_b64 s[0:1], s[2:3], 0x24
 217 ; GFX11-NEXT:    v_mov_b32_e32 v4, 0
 218 ; GFX11-NEXT:    s_waitcnt lgkmcnt(0)
 219 ; GFX11-NEXT:    v_alignbit_b32 v3, s7, s7, s11
 220 ; GFX11-NEXT:    v_alignbit_b32 v2, s6, s6, s10
 221 ; GFX11-NEXT:    v_alignbit_b32 v1, s5, s5, s9
 222 ; GFX11-NEXT:    v_alignbit_b32 v0, s4, s4, s8
 223 ; GFX11-NEXT:    global_store_b128 v4, v[0:3], s[0:1]
 224 ; GFX11-NEXT:    s_nop 0
 225 ; GFX11-NEXT:    s_sendmsg sendmsg(MSG_DEALLOC_VGPRS)
 226 ; GFX11-NEXT:    s_endpgm
 227 entry:
 228   %tmp0 = sub <4 x i32> <i32 32, i32 32, i32 32, i32 32>, %y
 229   %tmp1 = shl <4 x i32> %x, %tmp0
 230   %tmp2 = lshr <4 x i32> %x, %y
 231   %tmp3 = or <4 x i32> %tmp1, %tmp2
 232   store <4 x i32> %tmp3, ptr addrspace(1) %in
 233   ret void
 234 }
 235
 236 declare i16 @llvm.fshr.i16(i16, i16, i16)
 237
 238 define void @test_rotr_i16(ptr addrspace(1) nocapture readonly %sourceA, ptr addrspace(1) nocapture readonly %sourceB, ptr addrspace(1) nocapture %destValues) {
 239 ; R600-LABEL: test_rotr_i16:
 240 ; R600:       ; %bb.0: ; %entry
 241 ; R600-NEXT:    ALU 0, @12, KC0[CB0:0-32], KC1[]
 242 ; R600-NEXT:    TEX 0 @8
 243 ; R600-NEXT:    ALU 0, @13, KC0[CB0:0-32], KC1[]
 244 ; R600-NEXT:    TEX 0 @10
 245 ; R600-NEXT:    ALU 21, @14, KC0[CB0:0-32], KC1[]
 246 ; R600-NEXT:    MEM_RAT MSKOR T0.XW, T1.X
 247 ; R600-NEXT:    CF_END
 248 ; R600-NEXT:    PAD
 249 ; R600-NEXT:    Fetch clause starting at 8:
 250 ; R600-NEXT:     VTX_READ_16 T0.X, T0.X, 48, #1
 251 ; R600-NEXT:    Fetch clause starting at 10:
 252 ; R600-NEXT:     VTX_READ_16 T1.X, T1.X, 32, #1
 253 ; R600-NEXT:    ALU clause starting at 12:
 254 ; R600-NEXT:     MOV * T0.X, KC0[2].Z,
 255 ; R600-NEXT:    ALU clause starting at 13:
 256 ; R600-NEXT:     MOV * T1.X, KC0[2].Y,
 257 ; R600-NEXT:    ALU clause starting at 14:
 258 ; R600-NEXT:     SUB_INT T0.W, 0.0, T0.X,
 259 ; R600-NEXT:     AND_INT * T1.W, T0.X, literal.x,
 260 ; R600-NEXT:    15(2.101948e-44), 0(0.000000e+00)
 261 ; R600-NEXT:     AND_INT * T0.W, PV.W, literal.x,
 262 ; R600-NEXT:    15(2.101948e-44), 0(0.000000e+00)
 263 ; R600-NEXT:     LSHL T0.Z, T1.X, PV.W,
 264 ; R600-NEXT:     LSHR T0.W, T1.X, T1.W,
 265 ; R600-NEXT:     ADD_INT * T1.W, KC0[2].W, literal.x,
 266 ; R600-NEXT:    8(1.121039e-44), 0(0.000000e+00)
 267 ; R600-NEXT:     AND_INT T2.W, PS, literal.x,
 268 ; R600-NEXT:     OR_INT * T0.W, PV.W, PV.Z,
 269 ; R600-NEXT:    3(4.203895e-45), 0(0.000000e+00)
 270 ; R600-NEXT:     AND_INT T0.W, PS, literal.x,
 271 ; R600-NEXT:     LSHL * T2.W, PV.W, literal.y,
 272 ; R600-NEXT:    65535(9.183409e-41), 3(4.203895e-45)
 273 ; R600-NEXT:     LSHL T0.X, PV.W, PS,
 274 ; R600-NEXT:     LSHL * T0.W, literal.x, PS,
 275 ; R600-NEXT:    65535(9.183409e-41), 0(0.000000e+00)
 276 ; R600-NEXT:     MOV T0.Y, 0.0,
 277 ; R600-NEXT:     MOV * T0.Z, 0.0,
 278 ; R600-NEXT:     LSHR * T1.X, T1.W, literal.x,
 279 ; R600-NEXT:    2(2.802597e-45), 0(0.000000e+00)
 280 ;
 281 ; SI-LABEL: test_rotr_i16:
 282 ; SI:       ; %bb.0: ; %entry
 283 ; SI-NEXT:    s_waitcnt vmcnt(0) expcnt(0) lgkmcnt(0)
 284 ; SI-NEXT:    s_mov_b32 s6, 0
 285 ; SI-NEXT:    s_mov_b32 s7, 0xf000
 286 ; SI-NEXT:    s_mov_b32 s4, s6
 287 ; SI-NEXT:    s_mov_b32 s5, s6
 288 ; SI-NEXT:    buffer_load_ushort v2, v[2:3], s[4:7], 0 addr64 offset:48
 289 ; SI-NEXT:    buffer_load_ushort v0, v[0:1], s[4:7], 0 addr64 offset:32
 290 ; SI-NEXT:    s_waitcnt vmcnt(1)
 291 ; SI-NEXT:    v_and_b32_e32 v1, 15, v2
 292 ; SI-NEXT:    v_sub_i32_e32 v2, vcc, 0, v2
 293 ; SI-NEXT:    s_waitcnt vmcnt(0)
 294 ; SI-NEXT:    v_lshrrev_b32_e32 v1, v1, v0
 295 ; SI-NEXT:    v_and_b32_e32 v2, 15, v2
 296 ; SI-NEXT:    v_lshlrev_b32_e32 v0, v2, v0
 297 ; SI-NEXT:    v_or_b32_e32 v0, v1, v0
 298 ; SI-NEXT:    buffer_store_short v0, v[4:5], s[4:7], 0 addr64 offset:8
 299 ; SI-NEXT:    s_waitcnt vmcnt(0) expcnt(0)
 300 ; SI-NEXT:    s_setpc_b64 s[30:31]
 301 ;
 302 ; GFX8-LABEL: test_rotr_i16:
 303 ; GFX8:       ; %bb.0: ; %entry
 304 ; GFX8-NEXT:    s_waitcnt vmcnt(0) expcnt(0) lgkmcnt(0)
 305 ; GFX8-NEXT:    v_add_u32_e32 v0, vcc, 32, v0
 306 ; GFX8-NEXT:    v_addc_u32_e32 v1, vcc, 0, v1, vcc
 307 ; GFX8-NEXT:    v_add_u32_e32 v2, vcc, 48, v2
 308 ; GFX8-NEXT:    v_addc_u32_e32 v3, vcc, 0, v3, vcc
 309 ; GFX8-NEXT:    flat_load_ushort v2, v[2:3]
 310 ; GFX8-NEXT:    flat_load_ushort v0, v[0:1]
 311 ; GFX8-NEXT:    s_waitcnt vmcnt(0)
 312 ; GFX8-NEXT:    v_lshrrev_b16_e32 v1, v2, v0
 313 ; GFX8-NEXT:    v_sub_u16_e32 v2, 0, v2
 314 ; GFX8-NEXT:    v_lshlrev_b16_e32 v0, v2, v0
 315 ; GFX8-NEXT:    v_or_b32_e32 v2, v1, v0
 316 ; GFX8-NEXT:    v_add_u32_e32 v0, vcc, 8, v4
 317 ; GFX8-NEXT:    v_addc_u32_e32 v1, vcc, 0, v5, vcc
 318 ; GFX8-NEXT:    flat_store_short v[0:1], v2
 319 ; GFX8-NEXT:    s_waitcnt vmcnt(0)
 320 ; GFX8-NEXT:    s_setpc_b64 s[30:31]
 321 ;
 322 ; GFX10-LABEL: test_rotr_i16:
 323 ; GFX10:       ; %bb.0: ; %entry
 324 ; GFX10-NEXT:    s_waitcnt vmcnt(0) expcnt(0) lgkmcnt(0)
 325 ; GFX10-NEXT:    global_load_ushort v6, v[2:3], off offset:48
 326 ; GFX10-NEXT:    global_load_ushort v7, v[0:1], off offset:32
 327 ; GFX10-NEXT:    s_waitcnt vmcnt(1)
 328 ; GFX10-NEXT:    v_sub_nc_u16 v0, 0, v6
 329 ; GFX10-NEXT:    s_waitcnt vmcnt(0)
 330 ; GFX10-NEXT:    v_lshrrev_b16 v1, v6, v7
 331 ; GFX10-NEXT:    v_lshlrev_b16 v0, v0, v7
 332 ; GFX10-NEXT:    v_or_b32_e32 v0, v1, v0
 333 ; GFX10-NEXT:    global_store_short v[4:5], v0, off offset:8
 334 ; GFX10-NEXT:    s_setpc_b64 s[30:31]
 335 ;
 336 ; GFX11-LABEL: test_rotr_i16:
 337 ; GFX11:       ; %bb.0: ; %entry
 338 ; GFX11-NEXT:    s_waitcnt vmcnt(0) expcnt(0) lgkmcnt(0)
 339 ; GFX11-NEXT:    global_load_u16 v2, v[2:3], off offset:48
 340 ; GFX11-NEXT:    global_load_u16 v0, v[0:1], off offset:32
 341 ; GFX11-NEXT:    s_waitcnt vmcnt(1)
 342 ; GFX11-NEXT:    v_sub_nc_u16 v1, 0, v2
 343 ; GFX11-NEXT:    s_waitcnt vmcnt(0)
 344 ; GFX11-NEXT:    v_lshrrev_b16 v2, v2, v0
 345 ; GFX11-NEXT:    s_delay_alu instid0(VALU_DEP_2) | instskip(NEXT) | instid1(VALU_DEP_1)
 346 ; GFX11-NEXT:    v_lshlrev_b16 v0, v1, v0
 347 ; GFX11-NEXT:    v_or_b32_e32 v0, v2, v0
 348 ; GFX11-NEXT:    global_store_b16 v[4:5], v0, off offset:8
 349 ; GFX11-NEXT:    s_setpc_b64 s[30:31]
 350 entry:
 351   %arrayidx = getelementptr inbounds i16, ptr addrspace(1) %sourceA, i64 16
 352   %a = load i16, ptr addrspace(1) %arrayidx
 353   %arrayidx2 = getelementptr inbounds i16, ptr addrspace(1) %sourceB, i64 24
 354   %b = load i16, ptr addrspace(1) %arrayidx2
 355   %c = tail call i16 @llvm.fshr.i16(i16 %a, i16 %a, i16 %b)
 356   %arrayidx5 = getelementptr inbounds i16, ptr addrspace(1) %destValues, i64 4
 357   store i16 %c, ptr addrspace(1) %arrayidx5
 358   ret void
 359 }