Bump version to 19.1.0-rc3
[llvm-project.git] / llvm / test / CodeGen / AMDGPU / scheduler-rp-calc-one-successor-two-predecessors-bug.ll
blob8cb1d250a6fa72a2a7280812cc54a3f7c0f48066
1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py UTC_ARGS: --version 2
2 ; RUN: llc -mtriple=amdgcn -mcpu=gfx900 < %s | FileCheck -check-prefix=GFX900 %s
4 declare void @llvm.amdgcn.kill(i1)
5 declare <4 x float> @llvm.amdgcn.image.sample.2d.v4f32.f32(i32 immarg, float, float, <8 x i32>, <4 x i32>, i1 immarg, i32 immarg, i32 immarg)
6 declare <2 x half> @llvm.amdgcn.cvt.pkrtz(float, float)
7 declare void @llvm.amdgcn.exp.compr.v2f16(i32 immarg, i32 immarg, <2 x half>, <2 x half>, i1 immarg, i1 immarg)
9 define amdgpu_ps void @_amdgpu_ps_main(float %arg) {
10 ; GFX900-LABEL: _amdgpu_ps_main:
11 ; GFX900:       ; %bb.0: ; %bb
12 ; GFX900-NEXT:    s_mov_b64 s[4:5], exec
13 ; GFX900-NEXT:    s_wqm_b64 exec, exec
14 ; GFX900-NEXT:    v_mov_b32_e32 v1, v0
15 ; GFX900-NEXT:    s_mov_b32 s0, 0
16 ; GFX900-NEXT:    v_cmp_ngt_f32_e32 vcc, 0, v1
17 ; GFX900-NEXT:    ; implicit-def: $vgpr0
18 ; GFX900-NEXT:    ; implicit-def: $sgpr2
19 ; GFX900-NEXT:    s_and_saveexec_b64 s[6:7], vcc
20 ; GFX900-NEXT:    s_xor_b64 s[6:7], exec, s[6:7]
21 ; GFX900-NEXT:    s_cbranch_execz .LBB0_2
22 ; GFX900-NEXT:  ; %bb.1: ; %bb1
23 ; GFX900-NEXT:    v_mov_b32_e32 v0, 0
24 ; GFX900-NEXT:    s_mov_b32 s1, s0
25 ; GFX900-NEXT:    s_mov_b32 s2, s0
26 ; GFX900-NEXT:    s_mov_b32 s3, s0
27 ; GFX900-NEXT:    s_mov_b32 s8, s0
28 ; GFX900-NEXT:    s_mov_b32 s9, s0
29 ; GFX900-NEXT:    s_mov_b32 s10, s0
30 ; GFX900-NEXT:    s_mov_b32 s11, s0
31 ; GFX900-NEXT:    s_mov_b32 s12, s0
32 ; GFX900-NEXT:    s_mov_b32 s13, s0
33 ; GFX900-NEXT:    s_mov_b32 s14, s0
34 ; GFX900-NEXT:    s_mov_b32 s15, s0
35 ; GFX900-NEXT:    image_sample v[0:1], v[0:1], s[8:15], s[0:3] dmask:0x3
36 ; GFX900-NEXT:    s_mov_b32 s2, 1.0
37 ; GFX900-NEXT:  .LBB0_2: ; %Flow
38 ; GFX900-NEXT:    s_or_saveexec_b64 s[0:1], s[6:7]
39 ; GFX900-NEXT:    s_and_b64 exec, exec, s[4:5]
40 ; GFX900-NEXT:    s_and_b64 s[0:1], exec, s[0:1]
41 ; GFX900-NEXT:    v_mov_b32_e32 v2, s2
42 ; GFX900-NEXT:    s_xor_b64 exec, exec, s[0:1]
43 ; GFX900-NEXT:    s_cbranch_execz .LBB0_5
44 ; GFX900-NEXT:  ; %bb.3: ; %bb5
45 ; GFX900-NEXT:    s_andn2_b64 s[4:5], s[4:5], exec
46 ; GFX900-NEXT:    s_cbranch_scc0 .LBB0_6
47 ; GFX900-NEXT:  ; %bb.4: ; %bb5
48 ; GFX900-NEXT:    s_mov_b64 exec, 0
49 ; GFX900-NEXT:    s_waitcnt vmcnt(0)
50 ; GFX900-NEXT:    v_mov_b32_e32 v1, 0
51 ; GFX900-NEXT:    v_mov_b32_e32 v2, 0
52 ; GFX900-NEXT:  .LBB0_5: ; %bb6
53 ; GFX900-NEXT:    s_or_b64 exec, exec, s[0:1]
54 ; GFX900-NEXT:    s_waitcnt vmcnt(0)
55 ; GFX900-NEXT:    v_cvt_pkrtz_f16_f32 v1, 0, v1
56 ; GFX900-NEXT:    v_cvt_pkrtz_f16_f32 v0, v2, v0
57 ; GFX900-NEXT:    exp mrt0 off, off, off, off compr
58 ; GFX900-NEXT:    s_endpgm
59 ; GFX900-NEXT:  .LBB0_6:
60 ; GFX900-NEXT:    s_mov_b64 exec, 0
61 ; GFX900-NEXT:    exp null off, off, off, off done vm
62 ; GFX900-NEXT:    s_endpgm
63 bb:
64   %i = fcmp olt float %arg, 0.000000e+00
65   br i1 %i, label %bb5, label %bb1
67 bb1:
68   %i2 = call <4 x float> @llvm.amdgcn.image.sample.2d.v4f32.f32(i32 15, float 0.000000e+00, float %arg, <8 x i32> zeroinitializer, <4 x i32> zeroinitializer, i1 false, i32 0, i32 0)
69   %i3 = extractelement <4 x float> %i2, i64 1
70   %i4 = extractelement <4 x float> %i2, i64 0
71   br label %bb6
73 bb5:
74   call void @llvm.amdgcn.kill(i1 false)
75   br label %bb6
77 bb6:
78   %i7 = phi float [ 0.000000e+00, %bb5 ], [ %i3, %bb1 ]
79   %i8 = phi float [ 0.000000e+00, %bb5 ], [ 1.000000e+00, %bb1 ]
80   %i9 = phi float [ undef, %bb5 ], [ %i4, %bb1 ]
81   %i10 = call <2 x half> @llvm.amdgcn.cvt.pkrtz(float 0.000000e+00, float %i7)
82   %i11 = call <2 x half> @llvm.amdgcn.cvt.pkrtz(float %i8, float %i9)
83   call void @llvm.amdgcn.exp.compr.v2f16(i32 0, i32 0, <2 x half> %i10, <2 x half> %i11, i1 false, i1 false)
84   ret void