llvm/test/CodeGen/AMDGPU/subreg-coalescer-undef-use.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mtriple=amdgcn -amdgpu-codegenprepare-break-large-phis=0 -mcpu=tahiti -amdgpu-dce-in-ra=0 -o - %s | FileCheck %s
   3 ; Don't crash when the use of an undefined value is only detected by the
   4 ; register coalescer because it is hidden with subregister insert/extract.
   5 target triple="amdgcn--"
   6
   7 ; NOTE: breaking large PHIs is disabled here else this example is completely optimized out
   8 ;  before reaching codegen.
   9
  10 define amdgpu_kernel void @foobar(float %a0, float %a1, ptr addrspace(1) %out) #1 {
  11 ; CHECK-LABEL: foobar:
  12 ; CHECK:       ; %bb.0: ; %entry
  13 ; CHECK-NEXT:    s_load_dwordx2 s[4:5], s[0:1], 0x9
  14 ; CHECK-NEXT:    v_mbcnt_lo_u32_b32_e64 v0, -1, 0
  15 ; CHECK-NEXT:    v_cmp_eq_u32_e32 vcc, 0, v0
  16 ; CHECK-NEXT:    s_mov_b32 s2, -1
  17 ; CHECK-NEXT:    s_waitcnt lgkmcnt(0)
  18 ; CHECK-NEXT:    v_mov_b32_e32 v0, s4
  19 ; CHECK-NEXT:    v_mov_b32_e32 v1, s5
  20 ; CHECK-NEXT:    v_mov_b32_e32 v2, s6
  21 ; CHECK-NEXT:    v_mov_b32_e32 v3, s7
  22 ; CHECK-NEXT:    s_and_saveexec_b64 s[6:7], vcc
  23 ; CHECK-NEXT:  ; %bb.1: ; %ift
  24 ; CHECK-NEXT:    s_mov_b32 s4, s5
  25 ; CHECK-NEXT:    v_mov_b32_e32 v0, s4
  26 ; CHECK-NEXT:    v_mov_b32_e32 v1, s5
  27 ; CHECK-NEXT:    v_mov_b32_e32 v2, s6
  28 ; CHECK-NEXT:    v_mov_b32_e32 v3, s7
  29 ; CHECK-NEXT:  ; %bb.2: ; %ife
  30 ; CHECK-NEXT:    s_or_b64 exec, exec, s[6:7]
  31 ; CHECK-NEXT:    s_load_dwordx2 s[0:1], s[0:1], 0xb
  32 ; CHECK-NEXT:    s_mov_b32 s3, 0xf000
  33 ; CHECK-NEXT:    s_waitcnt lgkmcnt(0)
  34 ; CHECK-NEXT:    buffer_store_dword v1, off, s[0:3], 0
  35 ; CHECK-NEXT:    s_endpgm
  36
  37 ; FIXME: The change related to the fact that
  38 ; DetectDeadLanes pass hit "Copy across incompatible class" SGPR -> VGPR in analysis
  39 ; and hence it cannot derive the fact that the vector element in the "ift" block is unused.
  40 ; Such a copies appear because the float4 vectors and their elements in the test are uniform
  41 ; but the PHI node in "ife" block is divergent because of the CF dependency (divergent branch in bb0)
  42 entry:
  43   %v0 = insertelement <4 x float> undef, float %a0, i32 0
  44   %tid = call i32 @llvm.amdgcn.mbcnt.lo(i32 -1, i32 0) #0
  45   %cnd = icmp eq i32 %tid, 0
  46   br i1 %cnd, label %ift, label %ife
  47
  48 ift:
  49   %v1 = insertelement <4 x float> undef, float %a1, i32 0
  50   br label %ife
  51
  52 ife:
  53   %val = phi <4 x float> [ %v1, %ift ], [ %v0, %entry ]
  54   %v2 = extractelement <4 x float> %val, i32 1
  55   store float %v2, ptr addrspace(1) %out, align 4
  56   ret void
  57 }
  58
  59 declare i32 @llvm.amdgcn.mbcnt.lo(i32, i32) #0
  60
  61 attributes #0 = { nounwind readnone }
  62 attributes #1 = { nounwind "amdgpu-no-dispatch-id" "amdgpu-no-dispatch-ptr" "amdgpu-no-implicitarg-ptr" "amdgpu-no-lds-kernel-id" "amdgpu-no-queue-ptr" "amdgpu-no-workgroup-id-x" "amdgpu-no-workgroup-id-y" "amdgpu-no-workgroup-id-z" "amdgpu-no-workitem-id-x" "amdgpu-no-workitem-id-y" "amdgpu-no-workitem-id-z" }