llvm/test/CodeGen/Hexagon/swp-change-dep1.ll

   1 ; RUN: llc -march=hexagon -enable-pipeliner -pipeliner-max-stages=1 < %s -pipeliner-experimental-cg=true | FileCheck %s
   2
   3 ; Test that we update the offset correctly for loads that are
   4 ; moved past stores. In these cases, we change the dependences
   5 ; to make it easier to move the instructions, and we have to update
   6 ; the register/offsets correctly after the schedule is finalized.
   7
   8 @g0 = common global [400 x i32] zeroinitializer, align 8
   9 @g1 = common global [400 x i32] zeroinitializer, align 8
  10
  11 ; Function Attrs: nounwind
  12 define void @f0() #0 {
  13 b0:
  14   br label %b2
  15
  16 b1:                                               ; preds = %b2
  17   ret void
  18
  19 ; CHECK: loop0(.LBB0_[[LOOP:.]],
  20 ; CHECK: .LBB0_[[LOOP]]:
  21 ; CHECK: = memd([[REG1:(r[0-9]+)]]+#8)
  22 ; CHECK: memd([[REG1]]++#8) =
  23 ; CHECK: }{{[ \t]*}}:endloop
  24
  25 b2:                                               ; preds = %b2, %b0
  26   %v0 = phi ptr [ @g0, %b0 ], [ %v11, %b2 ]
  27   %v1 = phi ptr [ @g1, %b0 ], [ %v12, %b2 ]
  28   %v2 = phi i32 [ 0, %b0 ], [ %v9, %b2 ]
  29   %v4 = load <2 x i32>, ptr %v0, align 8
  30   %v5 = mul <2 x i32> %v4, <i32 7, i32 7>
  31   %v7 = load <2 x i32>, ptr %v1, align 8
  32   %v8 = add <2 x i32> %v7, %v5
  33   store <2 x i32> %v8, ptr %v1, align 8
  34   %v9 = add nsw i32 %v2, 2
  35   %v10 = icmp slt i32 %v2, 398
  36   %v11 = getelementptr i32, ptr %v0, i32 2
  37   %v12 = getelementptr i32, ptr %v1, i32 2
  38   br i1 %v10, label %b2, label %b1
  39 }
  40
  41 attributes #0 = { nounwind "target-cpu"="hexagonv55" }