llvm/test/CodeGen/Hexagon/swp-order1.ll

   1 ; RUN: llc -O2 -march=hexagon < %s
   2 ; REQUIRES: asserts
   3
   4 %0 = type { [2 x [8 x [16 x i8]]], [4 x [16 x ptr]] }
   5 %1 = type { i32, i32, i8, i8, %2, ptr }
   6 %2 = type { i32, i32, ptr, i8, i16, i16, i8 }
   7 %3 = type { i16, i16, %4, i16, i8, i16, %5, i32 }
   8 %4 = type { i32 }
   9 %5 = type { i16, i16 }
  10 %6 = type { ptr }
  11 %7 = type { [16 x i16], [16 x i16] }
  12
  13 ; Function Attrs: norecurse nounwind
  14 define void @f0(ptr nocapture %a0) #0 {
  15 b0:
  16   br label %b1
  17
  18 b1:                                               ; preds = %b1, %b0
  19   %v0 = phi i32 [ 0, %b0 ], [ %v6, %b1 ]
  20   %v1 = getelementptr inbounds %0, ptr %a0, i32 0, i32 1, i32 3, i32 %v0
  21   %v3 = load i32, ptr %v1, align 4
  22   store i32 %v3, ptr undef, align 4
  23   %v4 = getelementptr inbounds %0, ptr %a0, i32 0, i32 1, i32 0, i32 %v0
  24   store i32 %v3, ptr %v4, align 4
  25   %v6 = add nuw nsw i32 %v0, 1
  26   %v7 = icmp eq i32 %v6, 16
  27   br i1 %v7, label %b2, label %b1
  28
  29 b2:                                               ; preds = %b1
  30   ret void
  31 }
  32
  33 attributes #0 = { norecurse nounwind "target-cpu"="hexagonv60" "target-features"="+hvx,+hvx-length64b" }