llvm/test/CodeGen/Hexagon/swp-reuse-phi-4.ll

   1 ; RUN: llc -march=hexagon -O2 -simplifycfg-require-and-preserve-domtree=1 < %s
   2 ; REQUIRES: asserts
   3
   4 ; Test that we generate the correct Phi names in the epilog when we need
   5 ; to reuse an existing Phi. This bug caused an assert in live variable
   6 ; analysis because the wrong virtual register was used.
   7 ; The bug occurs when a Phi references another Phi, and referent Phi
   8 ; value is used in multiple stages. When this occurs, the referring Phi
   9 ; can reuse one of the new values. We have code that deals with this in the
  10 ; kernel, but this case can occur in the epilog too.
  11
  12 ; Function Attrs: nounwind readnone
  13 declare <32 x i32> @llvm.hexagon.V6.vcombine(<16 x i32>, <16 x i32>) #0
  14
  15 ; Function Attrs: nounwind readnone
  16 declare <32 x i32> @llvm.hexagon.V6.vmpabus.acc(<32 x i32>, <32 x i32>, i32) #0
  17
  18 ; Function Attrs: nounwind readnone
  19 declare <16 x i32> @llvm.hexagon.V6.vlalignbi(<16 x i32>, <16 x i32>, i32) #0
  20
  21 ; Function Attrs: nounwind readnone
  22 declare <16 x i32> @llvm.hexagon.V6.lo(<32 x i32>) #0
  23
  24 ; Function Attrs: nounwind readnone
  25 declare <16 x i32> @llvm.hexagon.V6.hi(<32 x i32>) #0
  26
  27 ; Function Attrs: nounwind readnone
  28 declare <16 x i32> @llvm.hexagon.V6.valignbi(<16 x i32>, <16 x i32>, i32) #0
  29
  30 ; Function Attrs: nounwind readnone
  31 declare <16 x i32> @llvm.hexagon.V6.vaddh(<16 x i32>, <16 x i32>) #0
  32
  33 ; Function Attrs: nounwind readnone
  34 declare <16 x i32> @llvm.hexagon.V6.vmpyiwb.acc(<16 x i32>, <16 x i32>, i32) #0
  35
  36 ; Function Attrs: nounwind readnone
  37 declare <16 x i32> @llvm.hexagon.V6.vshuffob(<16 x i32>, <16 x i32>) #0
  38
  39 ; Function Attrs: nounwind
  40 define void @f0(ptr noalias nocapture readonly %a0, i32 %a1, i32 %a2) #1 {
  41 b0:
  42   %v0 = mul nsw i32 %a1, 2
  43   br i1 undef, label %b1, label %b5
  44
  45 b1:                                               ; preds = %b0
  46   %v1 = getelementptr inbounds i8, ptr %a0, i32 %v0
  47   %v2 = icmp sgt i32 %a2, 64
  48   %v3 = add i32 %v0, 64
  49   %v4 = add i32 %a1, 64
  50   %v5 = sub i32 64, %a1
  51   %v6 = sub i32 64, %v0
  52   br i1 %v2, label %b2, label %b4
  53
  54 b2:                                               ; preds = %b1
  55   %v7 = getelementptr inbounds i8, ptr %v1, i32 %v3
  56   %v8 = getelementptr inbounds i8, ptr %v1, i32 %v4
  57   %v9 = getelementptr inbounds i8, ptr %v1, i32 64
  58   %v10 = getelementptr inbounds i8, ptr %v1, i32 %v5
  59   %v11 = getelementptr inbounds i8, ptr %v1, i32 %v6
  60   br label %b3
  61
  62 b3:                                               ; preds = %b3, %b2
  63   %v17 = phi ptr [ null, %b2 ], [ %v52, %b3 ]
  64   %v18 = phi ptr [ %v7, %b2 ], [ %v34, %b3 ]
  65   %v19 = phi ptr [ %v8, %b2 ], [ %v32, %b3 ]
  66   %v20 = phi ptr [ %v9, %b2 ], [ %v30, %b3 ]
  67   %v21 = phi ptr [ %v10, %b2 ], [ %v28, %b3 ]
  68   %v22 = phi ptr [ %v11, %b2 ], [ %v26, %b3 ]
  69   %v23 = phi <32 x i32> [ undef, %b2 ], [ %v37, %b3 ]
  70   %v24 = phi <32 x i32> [ zeroinitializer, %b2 ], [ %v23, %b3 ]
  71   %v25 = phi i32 [ %a2, %b2 ], [ %v53, %b3 ]
  72   %v26 = getelementptr inbounds <16 x i32>, ptr %v22, i32 1
  73   %v27 = load <16 x i32>, ptr %v22, align 64
  74   %v28 = getelementptr inbounds <16 x i32>, ptr %v21, i32 1
  75   %v29 = load <16 x i32>, ptr %v21, align 64
  76   %v30 = getelementptr inbounds <16 x i32>, ptr %v20, i32 1
  77   %v31 = load <16 x i32>, ptr %v20, align 64
  78   %v32 = getelementptr inbounds <16 x i32>, ptr %v19, i32 1
  79   %v33 = load <16 x i32>, ptr %v19, align 64
  80   %v34 = getelementptr inbounds <16 x i32>, ptr %v18, i32 1
  81   %v35 = load <16 x i32>, ptr %v18, align 64
  82   %v36 = tail call <32 x i32> @llvm.hexagon.V6.vcombine(<16 x i32> %v33, <16 x i32> %v29) #3
  83   %v37 = tail call <32 x i32> @llvm.hexagon.V6.vmpabus.acc(<32 x i32> undef, <32 x i32> %v36, i32 67372036) #3
  84   %v38 = tail call <16 x i32> @llvm.hexagon.V6.lo(<32 x i32> %v23) #3
  85   %v39 = tail call <16 x i32> @llvm.hexagon.V6.lo(<32 x i32> %v24) #3
  86   %v40 = tail call <16 x i32> @llvm.hexagon.V6.vlalignbi(<16 x i32> %v38, <16 x i32> %v39, i32 2) #3
  87   %v41 = tail call <16 x i32> @llvm.hexagon.V6.lo(<32 x i32> %v37) #3
  88   %v42 = tail call <16 x i32> @llvm.hexagon.V6.valignbi(<16 x i32> %v41, <16 x i32> %v38, i32 2) #3
  89   %v43 = tail call <16 x i32> @llvm.hexagon.V6.hi(<32 x i32> %v37) #3
  90   %v44 = tail call <16 x i32> @llvm.hexagon.V6.valignbi(<16 x i32> %v43, <16 x i32> undef, i32 2) #3
  91   %v45 = tail call <16 x i32> @llvm.hexagon.V6.vaddh(<16 x i32> %v40, <16 x i32> %v42) #3
  92   %v46 = tail call <16 x i32> @llvm.hexagon.V6.vmpyiwb.acc(<16 x i32> %v45, <16 x i32> %v38, i32 101058054) #3
  93   %v47 = tail call <16 x i32> @llvm.hexagon.V6.vmpyiwb.acc(<16 x i32> %v46, <16 x i32> zeroinitializer, i32 67372036) #3
  94   %v48 = tail call <16 x i32> @llvm.hexagon.V6.vaddh(<16 x i32> undef, <16 x i32> %v44) #3
  95   %v49 = tail call <16 x i32> @llvm.hexagon.V6.vmpyiwb.acc(<16 x i32> %v48, <16 x i32> undef, i32 101058054) #3
  96   %v50 = tail call <16 x i32> @llvm.hexagon.V6.vmpyiwb.acc(<16 x i32> %v49, <16 x i32> zeroinitializer, i32 67372036) #3
  97   %v51 = tail call <16 x i32> @llvm.hexagon.V6.vshuffob(<16 x i32> %v50, <16 x i32> %v47) #3
  98   %v52 = getelementptr inbounds <16 x i32>, ptr %v17, i32 1
  99   store <16 x i32> %v51, ptr %v17, align 64
 100   %v53 = add nsw i32 %v25, -64
 101   %v54 = icmp sgt i32 %v53, 64
 102   br i1 %v54, label %b3, label %b4
 103
 104 b4:                                               ; preds = %b3, %b1
 105   unreachable
 106
 107 b5:                                               ; preds = %b0
 108   ret void
 109 }
 110
 111 ; Function Attrs: nounwind
 112 define void @f1(i32 %a0, ptr %a1) #1 {
 113 b0:
 114   %v0 = ptrtoint ptr %a1 to i32
 115   %v1 = ashr i32 %a0, 1
 116   %v2 = tail call i32 @llvm.hexagon.A2.combine.ll(i32 undef, i32 undef)
 117   br i1 undef, label %b1, label %b2
 118
 119 b1:                                               ; preds = %b1, %b0
 120   br i1 undef, label %b1, label %b2
 121
 122 b2:                                               ; preds = %b2, %b1, %b0
 123   %v3 = phi i64 [ %v11, %b2 ], [ undef, %b0 ], [ undef, %b1 ]
 124   %v4 = phi i32 [ %v12, %b2 ], [ 0, %b0 ], [ undef, %b1 ]
 125   %v5 = phi i32 [ %v6, %b2 ], [ %v2, %b0 ], [ undef, %b1 ]
 126   %v6 = phi i32 [ %v10, %b2 ], [ undef, %b0 ], [ undef, %b1 ]
 127   %v7 = tail call i64 @llvm.hexagon.M2.vdmacs.s0(i64 undef, i64 %v3, i64 undef)
 128   %v8 = tail call i64 @llvm.hexagon.A2.combinew(i32 %v5, i32 %v5)
 129   %v9 = tail call i64 @llvm.hexagon.M2.vdmacs.s0(i64 undef, i64 %v8, i64 undef)
 130   %v10 = tail call i32 @llvm.hexagon.A2.combine.ll(i32 0, i32 undef)
 131   %v11 = tail call i64 @llvm.hexagon.A2.combinew(i32 %v10, i32 %v6)
 132   %v12 = add nsw i32 %v4, 1
 133   %v13 = icmp eq i32 %v12, %v1
 134   br i1 %v13, label %b3, label %b2
 135
 136 b3:                                               ; preds = %b2
 137   %v14 = phi i64 [ %v9, %b2 ]
 138   %v15 = phi i64 [ %v7, %b2 ]
 139   %v16 = trunc i64 %v14 to i32
 140   %v17 = trunc i64 %v15 to i32
 141   %v18 = inttoptr i32 %v0 to ptr
 142   store i32 %v17, ptr %v18, align 4
 143   store i32 %v16, ptr undef, align 4
 144   call void @llvm.trap()
 145   unreachable
 146 }
 147
 148 ; Function Attrs: nounwind readnone
 149 declare i32 @llvm.hexagon.A2.combine.ll(i32, i32) #0
 150
 151 ; Function Attrs: nounwind readnone
 152 declare i64 @llvm.hexagon.A2.combinew(i32, i32) #0
 153
 154 ; Function Attrs: nounwind readnone
 155 declare i64 @llvm.hexagon.M2.vdmacs.s0(i64, i64, i64) #0
 156
 157 ; Function Attrs: noreturn nounwind
 158 declare void @llvm.trap() #2
 159
 160 attributes #0 = { nounwind readnone }
 161 attributes #1 = { nounwind "target-cpu"="hexagonv60" "target-features"="+hvxv60,+hvx-length64b" }
 162 attributes #2 = { noreturn nounwind }
 163 attributes #3 = { nounwind }