llvm/test/CodeGen/Hexagon/v6vect-dbl-fail1.ll

   1 ; RUN: llc -march=hexagon -O0 < %s | FileCheck %s
   2 ; CHECK: vmem
   3 ; CHECK: vmem
   4 ; CHECK-NOT:  r{{[0-9]*}} = add(r30,#-256)
   5 ; CHECK: vmem
   6 ; CHECK: vmem
   7
   8 target triple = "hexagon"
   9
  10 ; Function Attrs: nounwind
  11 define void @f0(ptr %a0, ptr %a1, i32 %a2, ptr %a3, i32 %a4) #0 {
  12 b0:
  13   %v0 = alloca ptr, align 4
  14   %v1 = alloca ptr, align 4
  15   %v2 = alloca i32, align 4
  16   %v3 = alloca ptr, align 4
  17   %v4 = alloca i32, align 4
  18   %v5 = alloca <16 x i32>, align 64
  19   %v6 = alloca <32 x i32>, align 128
  20   store ptr %a0, ptr %v0, align 4
  21   store ptr %a1, ptr %v1, align 4
  22   store i32 %a2, ptr %v2, align 4
  23   store ptr %a3, ptr %v3, align 4
  24   store i32 %a4, ptr %v4, align 4
  25   %v7 = load ptr, ptr %v0, align 4
  26   %v9 = load <16 x i32>, ptr %v7, align 64
  27   %v10 = load ptr, ptr %v0, align 4
  28   %v11 = getelementptr inbounds i8, ptr %v10, i32 64
  29   %v13 = load <16 x i32>, ptr %v11, align 64
  30   %v14 = call <32 x i32> @llvm.hexagon.V6.vcombine(<16 x i32> %v9, <16 x i32> %v13)
  31   store <32 x i32> %v14, ptr %v6, align 128
  32   %v15 = load ptr, ptr %v3, align 4
  33   %v17 = load <16 x i32>, ptr %v15, align 64
  34   store <16 x i32> %v17, ptr %v5, align 64
  35   ret void
  36 }
  37
  38 ; Function Attrs: nounwind readnone
  39 declare <32 x i32> @llvm.hexagon.V6.vcombine(<16 x i32>, <16 x i32>) #1
  40
  41 attributes #0 = { nounwind "target-cpu"="hexagonv60" "target-features"="+hvxv60,+hvx-length64b" }
  42 attributes #1 = { nounwind readnone }