llvm/test/CodeGen/RISCV/pr95284.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mtriple=riscv32 -verify-machineinstrs < %s | FileCheck -check-prefix=RV32I %s
   3 ; RUN: llc -mtriple=riscv64 -verify-machineinstrs < %s | FileCheck -check-prefix=RV64I %s
   4
   5 ; regression due to creation of temporary i32 avgfloors node
   6 define signext i64 @PR95284(i32 signext %0) {
   7 ; RV32I-LABEL: PR95284:
   8 ; RV32I:       # %bb.0: # %entry
   9 ; RV32I-NEXT:    seqz a1, a0
  10 ; RV32I-NEXT:    neg a2, a1
  11 ; RV32I-NEXT:    addi a0, a0, -1
  12 ; RV32I-NEXT:    srli a2, a2, 1
  13 ; RV32I-NEXT:    srli a0, a0, 1
  14 ; RV32I-NEXT:    slli a1, a1, 31
  15 ; RV32I-NEXT:    or a0, a1, a0
  16 ; RV32I-NEXT:    addi a0, a0, 1
  17 ; RV32I-NEXT:    seqz a1, a0
  18 ; RV32I-NEXT:    add a1, a2, a1
  19 ; RV32I-NEXT:    slli a1, a1, 1
  20 ; RV32I-NEXT:    srli a1, a1, 1
  21 ; RV32I-NEXT:    andi a0, a0, -2
  22 ; RV32I-NEXT:    ret
  23 ;
  24 ; RV64I-LABEL: PR95284:
  25 ; RV64I:       # %bb.0: # %entry
  26 ; RV64I-NEXT:    addi a0, a0, -1
  27 ; RV64I-NEXT:    srli a0, a0, 1
  28 ; RV64I-NEXT:    addi a0, a0, 1
  29 ; RV64I-NEXT:    andi a0, a0, -2
  30 ; RV64I-NEXT:    ret
  31 entry:
  32   %1 = zext nneg i32 %0 to i64
  33   %2 = add nsw i64 %1, -1
  34   %3 = lshr i64 %2, 1
  35   %4 = add nuw nsw i64 %3, 1
  36   %5 = and i64 %4, 9223372036854775806
  37   ret i64 %5
  38 }