llvm/test/CodeGen/RISCV/rvv/fixed-vectors-vadd-vp-mask.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mtriple=riscv32 -mattr=+v -verify-machineinstrs < %s \
   3 ; RUN:   | FileCheck %s --check-prefixes=CHECK
   4 ; RUN: llc -mtriple=riscv64 -mattr=+v -verify-machineinstrs < %s \
   5 ; RUN:   | FileCheck %s --check-prefixes=CHECK
   6
   7 declare <2 x i1> @llvm.vp.add.v2i1(<2 x i1>, <2 x i1>, <2 x i1>, i32)
   8
   9 define <2 x i1> @vadd_vv_v2i1(<2 x i1> %va, <2 x i1> %b, <2 x i1> %m, i32 zeroext %evl) {
  10 ; CHECK-LABEL: vadd_vv_v2i1:
  11 ; CHECK:       # %bb.0:
  12 ; CHECK-NEXT:    vsetvli zero, a0, e8, mf8, ta, ma
  13 ; CHECK-NEXT:    vmxor.mm v0, v0, v8
  14 ; CHECK-NEXT:    ret
  15   %v = call <2 x i1> @llvm.vp.add.v2i1(<2 x i1> %va, <2 x i1> %b, <2 x i1> %m, i32 %evl)
  16   ret <2 x i1> %v
  17 }
  18
  19 declare <4 x i1> @llvm.vp.add.v4i1(<4 x i1>, <4 x i1>, <4 x i1>, i32)
  20
  21 define <4 x i1> @vadd_vv_v4i1(<4 x i1> %va, <4 x i1> %b, <4 x i1> %m, i32 zeroext %evl) {
  22 ; CHECK-LABEL: vadd_vv_v4i1:
  23 ; CHECK:       # %bb.0:
  24 ; CHECK-NEXT:    vsetvli zero, a0, e8, mf4, ta, ma
  25 ; CHECK-NEXT:    vmxor.mm v0, v0, v8
  26 ; CHECK-NEXT:    ret
  27   %v = call <4 x i1> @llvm.vp.add.v4i1(<4 x i1> %va, <4 x i1> %b, <4 x i1> %m, i32 %evl)
  28   ret <4 x i1> %v
  29 }
  30
  31 declare <8 x i1> @llvm.vp.add.v8i1(<8 x i1>, <8 x i1>, <8 x i1>, i32)
  32
  33 define <8 x i1> @vadd_vv_v8i1(<8 x i1> %va, <8 x i1> %b, <8 x i1> %m, i32 zeroext %evl) {
  34 ; CHECK-LABEL: vadd_vv_v8i1:
  35 ; CHECK:       # %bb.0:
  36 ; CHECK-NEXT:    vsetvli zero, a0, e8, mf2, ta, ma
  37 ; CHECK-NEXT:    vmxor.mm v0, v0, v8
  38 ; CHECK-NEXT:    ret
  39   %v = call <8 x i1> @llvm.vp.add.v8i1(<8 x i1> %va, <8 x i1> %b, <8 x i1> %m, i32 %evl)
  40   ret <8 x i1> %v
  41 }
  42
  43 declare <16 x i1> @llvm.vp.add.v16i1(<16 x i1>, <16 x i1>, <16 x i1>, i32)
  44
  45 define <16 x i1> @vadd_vv_v16i1(<16 x i1> %va, <16 x i1> %b, <16 x i1> %m, i32 zeroext %evl) {
  46 ; CHECK-LABEL: vadd_vv_v16i1:
  47 ; CHECK:       # %bb.0:
  48 ; CHECK-NEXT:    vsetvli zero, a0, e8, m1, ta, ma
  49 ; CHECK-NEXT:    vmxor.mm v0, v0, v8
  50 ; CHECK-NEXT:    ret
  51   %v = call <16 x i1> @llvm.vp.add.v16i1(<16 x i1> %va, <16 x i1> %b, <16 x i1> %m, i32 %evl)
  52   ret <16 x i1> %v
  53 }
  54
  55 declare <32 x i1> @llvm.vp.add.v32i1(<32 x i1>, <32 x i1>, <32 x i1>, i32)
  56
  57 define <32 x i1> @vadd_vv_v32i1(<32 x i1> %va, <32 x i1> %b, <32 x i1> %m, i32 zeroext %evl) {
  58 ; CHECK-LABEL: vadd_vv_v32i1:
  59 ; CHECK:       # %bb.0:
  60 ; CHECK-NEXT:    vsetvli zero, a0, e8, m2, ta, ma
  61 ; CHECK-NEXT:    vmxor.mm v0, v0, v8
  62 ; CHECK-NEXT:    ret
  63   %v = call <32 x i1> @llvm.vp.add.v32i1(<32 x i1> %va, <32 x i1> %b, <32 x i1> %m, i32 %evl)
  64   ret <32 x i1> %v
  65 }
  66
  67 declare <64 x i1> @llvm.vp.add.v64i1(<64 x i1>, <64 x i1>, <64 x i1>, i32)
  68
  69 define <64 x i1> @vadd_vv_v64i1(<64 x i1> %va, <64 x i1> %b, <64 x i1> %m, i32 zeroext %evl) {
  70 ; CHECK-LABEL: vadd_vv_v64i1:
  71 ; CHECK:       # %bb.0:
  72 ; CHECK-NEXT:    vsetvli zero, a0, e8, m4, ta, ma
  73 ; CHECK-NEXT:    vmxor.mm v0, v0, v8
  74 ; CHECK-NEXT:    ret
  75   %v = call <64 x i1> @llvm.vp.add.v64i1(<64 x i1> %va, <64 x i1> %b, <64 x i1> %m, i32 %evl)
  76   ret <64 x i1> %v
  77 }