llvm/test/CodeGen/RISCV/rvv/reg-coalescing.mir

   1 # NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py
   2 # RUN: llc %s -mtriple=riscv64 -mattr=+v -run-pass=register-coalescer -o - | FileCheck %s
   3 ---
   4 # Make sure that SrcReg & DstReg of PseudoVRGATHER are not coalesced
   5 name:            test_earlyclobber
   6 tracksRegLiveness: true
   7 body:             |
   8   bb.0:
   9     liveins: $x10
  10     ; CHECK-LABEL: name: test_earlyclobber
  11     ; CHECK: liveins: $x10
  12     ; CHECK-NEXT: {{  $}}
  13     ; CHECK-NEXT: %pt:vrm2 = IMPLICIT_DEF
  14     ; CHECK-NEXT: undef %1.sub_vrm2_0:vrn2m2 = PseudoVLE32_V_M2 %pt, $x10, 1, 5 /* e32 */, 0 /* tu, mu */
  15     ; CHECK-NEXT: %pt2:vrm2 = IMPLICIT_DEF
  16     ; CHECK-NEXT: %1.sub_vrm2_1:vrn2m2 = PseudoVLE32_V_M2 %pt2, $x10, 1, 5 /* e32 */, 0 /* tu, mu */
  17     ; CHECK-NEXT: %pt3:vrm2 = IMPLICIT_DEF
  18     ; CHECK-NEXT: [[PseudoVLE32_V_M2_:%[0-9]+]]:vrm2 = PseudoVLE32_V_M2 %pt3, $x10, 1, 5 /* e32 */, 0 /* tu, mu */
  19     ; CHECK-NEXT: undef early-clobber %5.sub_vrm2_0:vrn2m2 = PseudoVRGATHER_VI_M2 undef %5.sub_vrm2_0, %1.sub_vrm2_0, 0, 1, 5 /* e32 */, 0 /* tu, mu */, implicit $vl, implicit $vtype
  20     ; CHECK-NEXT: %5.sub_vrm2_1:vrn2m2 = COPY %1.sub_vrm2_1
  21     ; CHECK-NEXT: PseudoVSUXSEG2EI32_V_M2_M2 %5, $x10, [[PseudoVLE32_V_M2_]], 1, 5 /* e32 */, implicit $vl, implicit $vtype
  22     %pt:vrm2 = IMPLICIT_DEF
  23     undef %0.sub_vrm2_0:vrn2m2 = PseudoVLE32_V_M2 %pt, $x10, 1, 5, 0
  24     %pt2:vrm2 = IMPLICIT_DEF
  25     %0.sub_vrm2_1:vrn2m2 = PseudoVLE32_V_M2 %pt2, $x10, 1, 5, 0
  26     %pt3:vrm2 = IMPLICIT_DEF
  27     %1:vrm2 = PseudoVLE32_V_M2 %pt3, $x10, 1, 5, 0
  28     undef early-clobber %2.sub_vrm2_0:vrn2m2 = PseudoVRGATHER_VI_M2 undef %2.sub_vrm2_0, %0.sub_vrm2_0:vrn2m2, 0, 1, 5, 0, implicit $vl, implicit $vtype
  29     %2.sub_vrm2_1:vrn2m2 = COPY %0.sub_vrm2_1:vrn2m2
  30     PseudoVSUXSEG2EI32_V_M2_M2 %2:vrn2m2, $x10, %1:vrm2, 1, 5, implicit $vl, implicit $vtype
  31 ...