llvm/test/CodeGen/RISCV/rvv/vfncvt-rod-f-f.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: sed 's/iXLen/i32/g' %s | llc -mtriple=riscv32 -mattr=+v,+zfh,+zvfh \
   3 ; RUN:   -verify-machineinstrs -target-abi=ilp32d | FileCheck %s
   4 ; RUN: sed 's/iXLen/i64/g' %s | llc -mtriple=riscv64 -mattr=+v,+zfh,+zvfh \
   5 ; RUN:   -verify-machineinstrs -target-abi=lp64d | FileCheck %s
   6
   7 declare <vscale x 1 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv1f16.nxv1f32(
   8   <vscale x 1 x half>,
   9   <vscale x 1 x float>,
  10   iXLen);
  11
  12 define <vscale x 1 x half> @intrinsic_vfncvt_rod.f.f.w_nxv1f16_nxv1f32(<vscale x 1 x float> %0, iXLen %1) nounwind {
  13 ; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv1f16_nxv1f32:
  14 ; CHECK:       # %bb.0: # %entry
  15 ; CHECK-NEXT:    vsetvli zero, a0, e16, mf4, ta, ma
  16 ; CHECK-NEXT:    vfncvt.rod.f.f.w v9, v8
  17 ; CHECK-NEXT:    vmv1r.v v8, v9
  18 ; CHECK-NEXT:    ret
  19 entry:
  20   %a = call <vscale x 1 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv1f16.nxv1f32(
  21     <vscale x 1 x half> undef,
  22     <vscale x 1 x float> %0,
  23     iXLen %1)
  24
  25   ret <vscale x 1 x half> %a
  26 }
  27
  28 declare <vscale x 1 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv1f16.nxv1f32(
  29   <vscale x 1 x half>,
  30   <vscale x 1 x float>,
  31   <vscale x 1 x i1>,
  32   iXLen,
  33   iXLen);
  34
  35 define <vscale x 1 x half> @intrinsic_vfncvt_mask_rod.f.f.w_nxv1f16_nxv1f32(<vscale x 1 x half> %0, <vscale x 1 x float> %1, <vscale x 1 x i1> %2, iXLen %3) nounwind {
  36 ; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv1f16_nxv1f32:
  37 ; CHECK:       # %bb.0: # %entry
  38 ; CHECK-NEXT:    vsetvli zero, a0, e16, mf4, ta, mu
  39 ; CHECK-NEXT:    vfncvt.rod.f.f.w v8, v9, v0.t
  40 ; CHECK-NEXT:    ret
  41 entry:
  42   %a = call <vscale x 1 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv1f16.nxv1f32(
  43     <vscale x 1 x half> %0,
  44     <vscale x 1 x float> %1,
  45     <vscale x 1 x i1> %2,
  46     iXLen %3, iXLen 1)
  47
  48   ret <vscale x 1 x half> %a
  49 }
  50
  51 declare <vscale x 2 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv2f16.nxv2f32(
  52   <vscale x 2 x half>,
  53   <vscale x 2 x float>,
  54   iXLen);
  55
  56 define <vscale x 2 x half> @intrinsic_vfncvt_rod.f.f.w_nxv2f16_nxv2f32(<vscale x 2 x float> %0, iXLen %1) nounwind {
  57 ; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv2f16_nxv2f32:
  58 ; CHECK:       # %bb.0: # %entry
  59 ; CHECK-NEXT:    vsetvli zero, a0, e16, mf2, ta, ma
  60 ; CHECK-NEXT:    vfncvt.rod.f.f.w v9, v8
  61 ; CHECK-NEXT:    vmv1r.v v8, v9
  62 ; CHECK-NEXT:    ret
  63 entry:
  64   %a = call <vscale x 2 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv2f16.nxv2f32(
  65     <vscale x 2 x half> undef,
  66     <vscale x 2 x float> %0,
  67     iXLen %1)
  68
  69   ret <vscale x 2 x half> %a
  70 }
  71
  72 declare <vscale x 2 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv2f16.nxv2f32(
  73   <vscale x 2 x half>,
  74   <vscale x 2 x float>,
  75   <vscale x 2 x i1>,
  76   iXLen,
  77   iXLen);
  78
  79 define <vscale x 2 x half> @intrinsic_vfncvt_mask_rod.f.f.w_nxv2f16_nxv2f32(<vscale x 2 x half> %0, <vscale x 2 x float> %1, <vscale x 2 x i1> %2, iXLen %3) nounwind {
  80 ; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv2f16_nxv2f32:
  81 ; CHECK:       # %bb.0: # %entry
  82 ; CHECK-NEXT:    vsetvli zero, a0, e16, mf2, ta, mu
  83 ; CHECK-NEXT:    vfncvt.rod.f.f.w v8, v9, v0.t
  84 ; CHECK-NEXT:    ret
  85 entry:
  86   %a = call <vscale x 2 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv2f16.nxv2f32(
  87     <vscale x 2 x half> %0,
  88     <vscale x 2 x float> %1,
  89     <vscale x 2 x i1> %2,
  90     iXLen %3, iXLen 1)
  91
  92   ret <vscale x 2 x half> %a
  93 }
  94
  95 declare <vscale x 4 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv4f16.nxv4f32(
  96   <vscale x 4 x half>,
  97   <vscale x 4 x float>,
  98   iXLen);
  99
 100 define <vscale x 4 x half> @intrinsic_vfncvt_rod.f.f.w_nxv4f16_nxv4f32(<vscale x 4 x float> %0, iXLen %1) nounwind {
 101 ; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv4f16_nxv4f32:
 102 ; CHECK:       # %bb.0: # %entry
 103 ; CHECK-NEXT:    vsetvli zero, a0, e16, m1, ta, ma
 104 ; CHECK-NEXT:    vfncvt.rod.f.f.w v10, v8
 105 ; CHECK-NEXT:    vmv.v.v v8, v10
 106 ; CHECK-NEXT:    ret
 107 entry:
 108   %a = call <vscale x 4 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv4f16.nxv4f32(
 109     <vscale x 4 x half> undef,
 110     <vscale x 4 x float> %0,
 111     iXLen %1)
 112
 113   ret <vscale x 4 x half> %a
 114 }
 115
 116 declare <vscale x 4 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv4f16.nxv4f32(
 117   <vscale x 4 x half>,
 118   <vscale x 4 x float>,
 119   <vscale x 4 x i1>,
 120   iXLen,
 121   iXLen);
 122
 123 define <vscale x 4 x half> @intrinsic_vfncvt_mask_rod.f.f.w_nxv4f16_nxv4f32(<vscale x 4 x half> %0, <vscale x 4 x float> %1, <vscale x 4 x i1> %2, iXLen %3) nounwind {
 124 ; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv4f16_nxv4f32:
 125 ; CHECK:       # %bb.0: # %entry
 126 ; CHECK-NEXT:    vsetvli zero, a0, e16, m1, ta, mu
 127 ; CHECK-NEXT:    vfncvt.rod.f.f.w v8, v10, v0.t
 128 ; CHECK-NEXT:    ret
 129 entry:
 130   %a = call <vscale x 4 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv4f16.nxv4f32(
 131     <vscale x 4 x half> %0,
 132     <vscale x 4 x float> %1,
 133     <vscale x 4 x i1> %2,
 134     iXLen %3, iXLen 1)
 135
 136   ret <vscale x 4 x half> %a
 137 }
 138
 139 declare <vscale x 8 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv8f16.nxv8f32(
 140   <vscale x 8 x half>,
 141   <vscale x 8 x float>,
 142   iXLen);
 143
 144 define <vscale x 8 x half> @intrinsic_vfncvt_rod.f.f.w_nxv8f16_nxv8f32(<vscale x 8 x float> %0, iXLen %1) nounwind {
 145 ; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv8f16_nxv8f32:
 146 ; CHECK:       # %bb.0: # %entry
 147 ; CHECK-NEXT:    vsetvli zero, a0, e16, m2, ta, ma
 148 ; CHECK-NEXT:    vfncvt.rod.f.f.w v12, v8
 149 ; CHECK-NEXT:    vmv.v.v v8, v12
 150 ; CHECK-NEXT:    ret
 151 entry:
 152   %a = call <vscale x 8 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv8f16.nxv8f32(
 153     <vscale x 8 x half> undef,
 154     <vscale x 8 x float> %0,
 155     iXLen %1)
 156
 157   ret <vscale x 8 x half> %a
 158 }
 159
 160 declare <vscale x 8 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv8f16.nxv8f32(
 161   <vscale x 8 x half>,
 162   <vscale x 8 x float>,
 163   <vscale x 8 x i1>,
 164   iXLen,
 165   iXLen);
 166
 167 define <vscale x 8 x half> @intrinsic_vfncvt_mask_rod.f.f.w_nxv8f16_nxv8f32(<vscale x 8 x half> %0, <vscale x 8 x float> %1, <vscale x 8 x i1> %2, iXLen %3) nounwind {
 168 ; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv8f16_nxv8f32:
 169 ; CHECK:       # %bb.0: # %entry
 170 ; CHECK-NEXT:    vsetvli zero, a0, e16, m2, ta, mu
 171 ; CHECK-NEXT:    vfncvt.rod.f.f.w v8, v12, v0.t
 172 ; CHECK-NEXT:    ret
 173 entry:
 174   %a = call <vscale x 8 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv8f16.nxv8f32(
 175     <vscale x 8 x half> %0,
 176     <vscale x 8 x float> %1,
 177     <vscale x 8 x i1> %2,
 178     iXLen %3, iXLen 1)
 179
 180   ret <vscale x 8 x half> %a
 181 }
 182
 183 declare <vscale x 16 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv16f16.nxv16f32(
 184   <vscale x 16 x half>,
 185   <vscale x 16 x float>,
 186   iXLen);
 187
 188 define <vscale x 16 x half> @intrinsic_vfncvt_rod.f.f.w_nxv16f16_nxv16f32(<vscale x 16 x float> %0, iXLen %1) nounwind {
 189 ; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv16f16_nxv16f32:
 190 ; CHECK:       # %bb.0: # %entry
 191 ; CHECK-NEXT:    vsetvli zero, a0, e16, m4, ta, ma
 192 ; CHECK-NEXT:    vfncvt.rod.f.f.w v16, v8
 193 ; CHECK-NEXT:    vmv.v.v v8, v16
 194 ; CHECK-NEXT:    ret
 195 entry:
 196   %a = call <vscale x 16 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv16f16.nxv16f32(
 197     <vscale x 16 x half> undef,
 198     <vscale x 16 x float> %0,
 199     iXLen %1)
 200
 201   ret <vscale x 16 x half> %a
 202 }
 203
 204 declare <vscale x 16 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv16f16.nxv16f32(
 205   <vscale x 16 x half>,
 206   <vscale x 16 x float>,
 207   <vscale x 16 x i1>,
 208   iXLen,
 209   iXLen);
 210
 211 define <vscale x 16 x half> @intrinsic_vfncvt_mask_rod.f.f.w_nxv16f16_nxv16f32(<vscale x 16 x half> %0, <vscale x 16 x float> %1, <vscale x 16 x i1> %2, iXLen %3) nounwind {
 212 ; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv16f16_nxv16f32:
 213 ; CHECK:       # %bb.0: # %entry
 214 ; CHECK-NEXT:    vsetvli zero, a0, e16, m4, ta, mu
 215 ; CHECK-NEXT:    vfncvt.rod.f.f.w v8, v16, v0.t
 216 ; CHECK-NEXT:    ret
 217 entry:
 218   %a = call <vscale x 16 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv16f16.nxv16f32(
 219     <vscale x 16 x half> %0,
 220     <vscale x 16 x float> %1,
 221     <vscale x 16 x i1> %2,
 222     iXLen %3, iXLen 1)
 223
 224   ret <vscale x 16 x half> %a
 225 }
 226
 227 declare <vscale x 1 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv1f32.nxv1f64(
 228   <vscale x 1 x float>,
 229   <vscale x 1 x double>,
 230   iXLen);
 231
 232 define <vscale x 1 x float> @intrinsic_vfncvt_rod.f.f.w_nxv1f32_nxv1f64(<vscale x 1 x double> %0, iXLen %1) nounwind {
 233 ; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv1f32_nxv1f64:
 234 ; CHECK:       # %bb.0: # %entry
 235 ; CHECK-NEXT:    vsetvli zero, a0, e32, mf2, ta, ma
 236 ; CHECK-NEXT:    vfncvt.rod.f.f.w v9, v8
 237 ; CHECK-NEXT:    vmv1r.v v8, v9
 238 ; CHECK-NEXT:    ret
 239 entry:
 240   %a = call <vscale x 1 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv1f32.nxv1f64(
 241     <vscale x 1 x float> undef,
 242     <vscale x 1 x double> %0,
 243     iXLen %1)
 244
 245   ret <vscale x 1 x float> %a
 246 }
 247
 248 declare <vscale x 1 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv1f32.nxv1f64(
 249   <vscale x 1 x float>,
 250   <vscale x 1 x double>,
 251   <vscale x 1 x i1>,
 252   iXLen,
 253   iXLen);
 254
 255 define <vscale x 1 x float> @intrinsic_vfncvt_mask_rod.f.f.w_nxv1f32_nxv1f64(<vscale x 1 x float> %0, <vscale x 1 x double> %1, <vscale x 1 x i1> %2, iXLen %3) nounwind {
 256 ; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv1f32_nxv1f64:
 257 ; CHECK:       # %bb.0: # %entry
 258 ; CHECK-NEXT:    vsetvli zero, a0, e32, mf2, ta, mu
 259 ; CHECK-NEXT:    vfncvt.rod.f.f.w v8, v9, v0.t
 260 ; CHECK-NEXT:    ret
 261 entry:
 262   %a = call <vscale x 1 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv1f32.nxv1f64(
 263     <vscale x 1 x float> %0,
 264     <vscale x 1 x double> %1,
 265     <vscale x 1 x i1> %2,
 266     iXLen %3, iXLen 1)
 267
 268   ret <vscale x 1 x float> %a
 269 }
 270
 271 declare <vscale x 2 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv2f32.nxv2f64(
 272   <vscale x 2 x float>,
 273   <vscale x 2 x double>,
 274   iXLen);
 275
 276 define <vscale x 2 x float> @intrinsic_vfncvt_rod.f.f.w_nxv2f32_nxv2f64(<vscale x 2 x double> %0, iXLen %1) nounwind {
 277 ; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv2f32_nxv2f64:
 278 ; CHECK:       # %bb.0: # %entry
 279 ; CHECK-NEXT:    vsetvli zero, a0, e32, m1, ta, ma
 280 ; CHECK-NEXT:    vfncvt.rod.f.f.w v10, v8
 281 ; CHECK-NEXT:    vmv.v.v v8, v10
 282 ; CHECK-NEXT:    ret
 283 entry:
 284   %a = call <vscale x 2 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv2f32.nxv2f64(
 285     <vscale x 2 x float> undef,
 286     <vscale x 2 x double> %0,
 287     iXLen %1)
 288
 289   ret <vscale x 2 x float> %a
 290 }
 291
 292 declare <vscale x 2 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv2f32.nxv2f64(
 293   <vscale x 2 x float>,
 294   <vscale x 2 x double>,
 295   <vscale x 2 x i1>,
 296   iXLen,
 297   iXLen);
 298
 299 define <vscale x 2 x float> @intrinsic_vfncvt_mask_rod.f.f.w_nxv2f32_nxv2f64(<vscale x 2 x float> %0, <vscale x 2 x double> %1, <vscale x 2 x i1> %2, iXLen %3) nounwind {
 300 ; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv2f32_nxv2f64:
 301 ; CHECK:       # %bb.0: # %entry
 302 ; CHECK-NEXT:    vsetvli zero, a0, e32, m1, ta, mu
 303 ; CHECK-NEXT:    vfncvt.rod.f.f.w v8, v10, v0.t
 304 ; CHECK-NEXT:    ret
 305 entry:
 306   %a = call <vscale x 2 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv2f32.nxv2f64(
 307     <vscale x 2 x float> %0,
 308     <vscale x 2 x double> %1,
 309     <vscale x 2 x i1> %2,
 310     iXLen %3, iXLen 1)
 311
 312   ret <vscale x 2 x float> %a
 313 }
 314
 315 declare <vscale x 4 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv4f32.nxv4f64(
 316   <vscale x 4 x float>,
 317   <vscale x 4 x double>,
 318   iXLen);
 319
 320 define <vscale x 4 x float> @intrinsic_vfncvt_rod.f.f.w_nxv4f32_nxv4f64(<vscale x 4 x double> %0, iXLen %1) nounwind {
 321 ; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv4f32_nxv4f64:
 322 ; CHECK:       # %bb.0: # %entry
 323 ; CHECK-NEXT:    vsetvli zero, a0, e32, m2, ta, ma
 324 ; CHECK-NEXT:    vfncvt.rod.f.f.w v12, v8
 325 ; CHECK-NEXT:    vmv.v.v v8, v12
 326 ; CHECK-NEXT:    ret
 327 entry:
 328   %a = call <vscale x 4 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv4f32.nxv4f64(
 329     <vscale x 4 x float> undef,
 330     <vscale x 4 x double> %0,
 331     iXLen %1)
 332
 333   ret <vscale x 4 x float> %a
 334 }
 335
 336 declare <vscale x 4 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv4f32.nxv4f64(
 337   <vscale x 4 x float>,
 338   <vscale x 4 x double>,
 339   <vscale x 4 x i1>,
 340   iXLen,
 341   iXLen);
 342
 343 define <vscale x 4 x float> @intrinsic_vfncvt_mask_rod.f.f.w_nxv4f32_nxv4f64(<vscale x 4 x float> %0, <vscale x 4 x double> %1, <vscale x 4 x i1> %2, iXLen %3) nounwind {
 344 ; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv4f32_nxv4f64:
 345 ; CHECK:       # %bb.0: # %entry
 346 ; CHECK-NEXT:    vsetvli zero, a0, e32, m2, ta, mu
 347 ; CHECK-NEXT:    vfncvt.rod.f.f.w v8, v12, v0.t
 348 ; CHECK-NEXT:    ret
 349 entry:
 350   %a = call <vscale x 4 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv4f32.nxv4f64(
 351     <vscale x 4 x float> %0,
 352     <vscale x 4 x double> %1,
 353     <vscale x 4 x i1> %2,
 354     iXLen %3, iXLen 1)
 355
 356   ret <vscale x 4 x float> %a
 357 }
 358
 359 declare <vscale x 8 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv8f32.nxv8f64(
 360   <vscale x 8 x float>,
 361   <vscale x 8 x double>,
 362   iXLen);
 363
 364 define <vscale x 8 x float> @intrinsic_vfncvt_rod.f.f.w_nxv8f32_nxv8f64(<vscale x 8 x double> %0, iXLen %1) nounwind {
 365 ; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv8f32_nxv8f64:
 366 ; CHECK:       # %bb.0: # %entry
 367 ; CHECK-NEXT:    vsetvli zero, a0, e32, m4, ta, ma
 368 ; CHECK-NEXT:    vfncvt.rod.f.f.w v16, v8
 369 ; CHECK-NEXT:    vmv.v.v v8, v16
 370 ; CHECK-NEXT:    ret
 371 entry:
 372   %a = call <vscale x 8 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv8f32.nxv8f64(
 373     <vscale x 8 x float> undef,
 374     <vscale x 8 x double> %0,
 375     iXLen %1)
 376
 377   ret <vscale x 8 x float> %a
 378 }
 379
 380 declare <vscale x 8 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv8f32.nxv8f64(
 381   <vscale x 8 x float>,
 382   <vscale x 8 x double>,
 383   <vscale x 8 x i1>,
 384   iXLen,
 385   iXLen);
 386
 387 define <vscale x 8 x float> @intrinsic_vfncvt_mask_rod.f.f.w_nxv8f32_nxv8f64(<vscale x 8 x float> %0, <vscale x 8 x double> %1, <vscale x 8 x i1> %2, iXLen %3) nounwind {
 388 ; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv8f32_nxv8f64:
 389 ; CHECK:       # %bb.0: # %entry
 390 ; CHECK-NEXT:    vsetvli zero, a0, e32, m4, ta, mu
 391 ; CHECK-NEXT:    vfncvt.rod.f.f.w v8, v16, v0.t
 392 ; CHECK-NEXT:    ret
 393 entry:
 394   %a = call <vscale x 8 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv8f32.nxv8f64(
 395     <vscale x 8 x float> %0,
 396     <vscale x 8 x double> %1,
 397     <vscale x 8 x i1> %2,
 398     iXLen %3, iXLen 1)
 399
 400   ret <vscale x 8 x float> %a
 401 }