llvm/test/CodeGen/RISCV/rvv/vfwredusum.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: sed 's/iXLen/i32/g' %s | llc -mtriple=riscv32 -mattr=+v,+zfh,+zvfh \
   3 ; RUN:   -verify-machineinstrs -target-abi=ilp32d | FileCheck %s
   4 ; RUN: sed 's/iXLen/i64/g' %s | llc -mtriple=riscv64 -mattr=+v,+zfh,+zvfh \
   5 ; RUN:   -verify-machineinstrs -target-abi=lp64d | FileCheck %s
   6
   7 declare <vscale x 2 x float> @llvm.riscv.vfwredusum.nxv2f32.nxv1f16(
   8   <vscale x 2 x float>,
   9   <vscale x 1 x half>,
  10   <vscale x 2 x float>,
  11   iXLen, iXLen);
  12
  13 define <vscale x 2 x float> @intrinsic_vfwredusum_vs_nxv2f32_nxv1f16_nxv2f32(<vscale x 2 x float> %0, <vscale x 1 x half> %1, <vscale x 2 x float> %2, iXLen %3) nounwind {
  14 ; CHECK-LABEL: intrinsic_vfwredusum_vs_nxv2f32_nxv1f16_nxv2f32:
  15 ; CHECK:       # %bb.0: # %entry
  16 ; CHECK-NEXT:    fsrmi a1, 0
  17 ; CHECK-NEXT:    vsetvli zero, a0, e16, mf4, tu, ma
  18 ; CHECK-NEXT:    vfwredusum.vs v8, v9, v10
  19 ; CHECK-NEXT:    fsrm a1
  20 ; CHECK-NEXT:    ret
  21 entry:
  22   %a = call <vscale x 2 x float> @llvm.riscv.vfwredusum.nxv2f32.nxv1f16(
  23     <vscale x 2 x float> %0,
  24     <vscale x 1 x half> %1,
  25     <vscale x 2 x float> %2,
  26     iXLen 0, iXLen %3)
  27
  28   ret <vscale x 2 x float> %a
  29 }
  30
  31 declare <vscale x 2 x float> @llvm.riscv.vfwredusum.mask.nxv2f32.nxv1f16.nxv2f32(
  32   <vscale x 2 x float>,
  33   <vscale x 1 x half>,
  34   <vscale x 2 x float>,
  35   <vscale x 1 x i1>,
  36   iXLen, iXLen);
  37
  38 define <vscale x 2 x float> @intrinsic_vfwredusum_mask_vs_nxv2f32_nxv1f16_nxv2f32(<vscale x 2 x float> %0, <vscale x 1 x half> %1, <vscale x 2 x float> %2, <vscale x 1 x i1> %3, iXLen %4) nounwind {
  39 ; CHECK-LABEL: intrinsic_vfwredusum_mask_vs_nxv2f32_nxv1f16_nxv2f32:
  40 ; CHECK:       # %bb.0: # %entry
  41 ; CHECK-NEXT:    fsrmi a1, 0
  42 ; CHECK-NEXT:    vsetvli zero, a0, e16, mf4, tu, ma
  43 ; CHECK-NEXT:    vfwredusum.vs v8, v9, v10, v0.t
  44 ; CHECK-NEXT:    fsrm a1
  45 ; CHECK-NEXT:    ret
  46 entry:
  47   %a = call <vscale x 2 x float> @llvm.riscv.vfwredusum.mask.nxv2f32.nxv1f16.nxv2f32(
  48     <vscale x 2 x float> %0,
  49     <vscale x 1 x half> %1,
  50     <vscale x 2 x float> %2,
  51     <vscale x 1 x i1> %3,
  52     iXLen 0, iXLen %4)
  53
  54   ret <vscale x 2 x float> %a
  55 }
  56
  57 declare <vscale x 2 x float> @llvm.riscv.vfwredusum.nxv2f32.nxv2f16(
  58   <vscale x 2 x float>,
  59   <vscale x 2 x half>,
  60   <vscale x 2 x float>,
  61   iXLen, iXLen);
  62
  63 define <vscale x 2 x float> @intrinsic_vfwredusum_vs_nxv2f32_nxv2f16_nxv2f32(<vscale x 2 x float> %0, <vscale x 2 x half> %1, <vscale x 2 x float> %2, iXLen %3) nounwind {
  64 ; CHECK-LABEL: intrinsic_vfwredusum_vs_nxv2f32_nxv2f16_nxv2f32:
  65 ; CHECK:       # %bb.0: # %entry
  66 ; CHECK-NEXT:    fsrmi a1, 0
  67 ; CHECK-NEXT:    vsetvli zero, a0, e16, mf2, tu, ma
  68 ; CHECK-NEXT:    vfwredusum.vs v8, v9, v10
  69 ; CHECK-NEXT:    fsrm a1
  70 ; CHECK-NEXT:    ret
  71 entry:
  72   %a = call <vscale x 2 x float> @llvm.riscv.vfwredusum.nxv2f32.nxv2f16(
  73     <vscale x 2 x float> %0,
  74     <vscale x 2 x half> %1,
  75     <vscale x 2 x float> %2,
  76     iXLen 0, iXLen %3)
  77
  78   ret <vscale x 2 x float> %a
  79 }
  80
  81 declare <vscale x 2 x float> @llvm.riscv.vfwredusum.mask.nxv2f32.nxv2f16.nxv2f32(
  82   <vscale x 2 x float>,
  83   <vscale x 2 x half>,
  84   <vscale x 2 x float>,
  85   <vscale x 2 x i1>,
  86   iXLen, iXLen);
  87
  88 define <vscale x 2 x float> @intrinsic_vfwredusum_mask_vs_nxv2f32_nxv2f16_nxv2f32(<vscale x 2 x float> %0, <vscale x 2 x half> %1, <vscale x 2 x float> %2, <vscale x 2 x i1> %3, iXLen %4) nounwind {
  89 ; CHECK-LABEL: intrinsic_vfwredusum_mask_vs_nxv2f32_nxv2f16_nxv2f32:
  90 ; CHECK:       # %bb.0: # %entry
  91 ; CHECK-NEXT:    fsrmi a1, 0
  92 ; CHECK-NEXT:    vsetvli zero, a0, e16, mf2, tu, ma
  93 ; CHECK-NEXT:    vfwredusum.vs v8, v9, v10, v0.t
  94 ; CHECK-NEXT:    fsrm a1
  95 ; CHECK-NEXT:    ret
  96 entry:
  97   %a = call <vscale x 2 x float> @llvm.riscv.vfwredusum.mask.nxv2f32.nxv2f16.nxv2f32(
  98     <vscale x 2 x float> %0,
  99     <vscale x 2 x half> %1,
 100     <vscale x 2 x float> %2,
 101     <vscale x 2 x i1> %3,
 102     iXLen 0, iXLen %4)
 103
 104   ret <vscale x 2 x float> %a
 105 }
 106
 107 declare <vscale x 2 x float> @llvm.riscv.vfwredusum.nxv2f32.nxv4f16(
 108   <vscale x 2 x float>,
 109   <vscale x 4 x half>,
 110   <vscale x 2 x float>,
 111   iXLen, iXLen);
 112
 113 define <vscale x 2 x float> @intrinsic_vfwredusum_vs_nxv2f32_nxv4f16_nxv2f32(<vscale x 2 x float> %0, <vscale x 4 x half> %1, <vscale x 2 x float> %2, iXLen %3) nounwind {
 114 ; CHECK-LABEL: intrinsic_vfwredusum_vs_nxv2f32_nxv4f16_nxv2f32:
 115 ; CHECK:       # %bb.0: # %entry
 116 ; CHECK-NEXT:    fsrmi a1, 0
 117 ; CHECK-NEXT:    vsetvli zero, a0, e16, m1, tu, ma
 118 ; CHECK-NEXT:    vfwredusum.vs v8, v9, v10
 119 ; CHECK-NEXT:    fsrm a1
 120 ; CHECK-NEXT:    ret
 121 entry:
 122   %a = call <vscale x 2 x float> @llvm.riscv.vfwredusum.nxv2f32.nxv4f16(
 123     <vscale x 2 x float> %0,
 124     <vscale x 4 x half> %1,
 125     <vscale x 2 x float> %2,
 126     iXLen 0, iXLen %3)
 127
 128   ret <vscale x 2 x float> %a
 129 }
 130
 131 declare <vscale x 2 x float> @llvm.riscv.vfwredusum.mask.nxv2f32.nxv4f16.nxv2f32(
 132   <vscale x 2 x float>,
 133   <vscale x 4 x half>,
 134   <vscale x 2 x float>,
 135   <vscale x 4 x i1>,
 136   iXLen, iXLen);
 137
 138 define <vscale x 2 x float> @intrinsic_vfwredusum_mask_vs_nxv2f32_nxv4f16_nxv2f32(<vscale x 2 x float> %0, <vscale x 4 x half> %1, <vscale x 2 x float> %2, <vscale x 4 x i1> %3, iXLen %4) nounwind {
 139 ; CHECK-LABEL: intrinsic_vfwredusum_mask_vs_nxv2f32_nxv4f16_nxv2f32:
 140 ; CHECK:       # %bb.0: # %entry
 141 ; CHECK-NEXT:    fsrmi a1, 0
 142 ; CHECK-NEXT:    vsetvli zero, a0, e16, m1, tu, ma
 143 ; CHECK-NEXT:    vfwredusum.vs v8, v9, v10, v0.t
 144 ; CHECK-NEXT:    fsrm a1
 145 ; CHECK-NEXT:    ret
 146 entry:
 147   %a = call <vscale x 2 x float> @llvm.riscv.vfwredusum.mask.nxv2f32.nxv4f16.nxv2f32(
 148     <vscale x 2 x float> %0,
 149     <vscale x 4 x half> %1,
 150     <vscale x 2 x float> %2,
 151     <vscale x 4 x i1> %3,
 152     iXLen 0, iXLen %4)
 153
 154   ret <vscale x 2 x float> %a
 155 }
 156
 157 declare <vscale x 2 x float> @llvm.riscv.vfwredusum.nxv2f32.nxv8f16(
 158   <vscale x 2 x float>,
 159   <vscale x 8 x half>,
 160   <vscale x 2 x float>,
 161   iXLen, iXLen);
 162
 163 define <vscale x 2 x float> @intrinsic_vfwredusum_vs_nxv2f32_nxv8f16_nxv2f32(<vscale x 2 x float> %0, <vscale x 8 x half> %1, <vscale x 2 x float> %2, iXLen %3) nounwind {
 164 ; CHECK-LABEL: intrinsic_vfwredusum_vs_nxv2f32_nxv8f16_nxv2f32:
 165 ; CHECK:       # %bb.0: # %entry
 166 ; CHECK-NEXT:    fsrmi a1, 0
 167 ; CHECK-NEXT:    vsetvli zero, a0, e16, m2, tu, ma
 168 ; CHECK-NEXT:    vfwredusum.vs v8, v10, v9
 169 ; CHECK-NEXT:    fsrm a1
 170 ; CHECK-NEXT:    ret
 171 entry:
 172   %a = call <vscale x 2 x float> @llvm.riscv.vfwredusum.nxv2f32.nxv8f16(
 173     <vscale x 2 x float> %0,
 174     <vscale x 8 x half> %1,
 175     <vscale x 2 x float> %2,
 176     iXLen 0, iXLen %3)
 177
 178   ret <vscale x 2 x float> %a
 179 }
 180
 181 declare <vscale x 2 x float> @llvm.riscv.vfwredusum.mask.nxv2f32.nxv8f16.nxv2f32(
 182   <vscale x 2 x float>,
 183   <vscale x 8 x half>,
 184   <vscale x 2 x float>,
 185   <vscale x 8 x i1>,
 186   iXLen, iXLen);
 187
 188 define <vscale x 2 x float> @intrinsic_vfwredusum_mask_vs_nxv2f32_nxv8f16_nxv2f32(<vscale x 2 x float> %0, <vscale x 8 x half> %1, <vscale x 2 x float> %2, <vscale x 8 x i1> %3, iXLen %4) nounwind {
 189 ; CHECK-LABEL: intrinsic_vfwredusum_mask_vs_nxv2f32_nxv8f16_nxv2f32:
 190 ; CHECK:       # %bb.0: # %entry
 191 ; CHECK-NEXT:    fsrmi a1, 0
 192 ; CHECK-NEXT:    vsetvli zero, a0, e16, m2, tu, ma
 193 ; CHECK-NEXT:    vfwredusum.vs v8, v10, v9, v0.t
 194 ; CHECK-NEXT:    fsrm a1
 195 ; CHECK-NEXT:    ret
 196 entry:
 197   %a = call <vscale x 2 x float> @llvm.riscv.vfwredusum.mask.nxv2f32.nxv8f16.nxv2f32(
 198     <vscale x 2 x float> %0,
 199     <vscale x 8 x half> %1,
 200     <vscale x 2 x float> %2,
 201     <vscale x 8 x i1> %3,
 202     iXLen 0, iXLen %4)
 203
 204   ret <vscale x 2 x float> %a
 205 }
 206
 207 declare <vscale x 2 x float> @llvm.riscv.vfwredusum.nxv2f32.nxv16f16(
 208   <vscale x 2 x float>,
 209   <vscale x 16 x half>,
 210   <vscale x 2 x float>,
 211   iXLen, iXLen);
 212
 213 define <vscale x 2 x float> @intrinsic_vfwredusum_vs_nxv2f32_nxv16f16_nxv2f32(<vscale x 2 x float> %0, <vscale x 16 x half> %1, <vscale x 2 x float> %2, iXLen %3) nounwind {
 214 ; CHECK-LABEL: intrinsic_vfwredusum_vs_nxv2f32_nxv16f16_nxv2f32:
 215 ; CHECK:       # %bb.0: # %entry
 216 ; CHECK-NEXT:    fsrmi a1, 0
 217 ; CHECK-NEXT:    vsetvli zero, a0, e16, m4, tu, ma
 218 ; CHECK-NEXT:    vfwredusum.vs v8, v12, v9
 219 ; CHECK-NEXT:    fsrm a1
 220 ; CHECK-NEXT:    ret
 221 entry:
 222   %a = call <vscale x 2 x float> @llvm.riscv.vfwredusum.nxv2f32.nxv16f16(
 223     <vscale x 2 x float> %0,
 224     <vscale x 16 x half> %1,
 225     <vscale x 2 x float> %2,
 226     iXLen 0, iXLen %3)
 227
 228   ret <vscale x 2 x float> %a
 229 }
 230
 231 declare <vscale x 2 x float> @llvm.riscv.vfwredusum.mask.nxv2f32.nxv16f16.nxv2f32(
 232   <vscale x 2 x float>,
 233   <vscale x 16 x half>,
 234   <vscale x 2 x float>,
 235   <vscale x 16 x i1>,
 236   iXLen, iXLen);
 237
 238 define <vscale x 2 x float> @intrinsic_vfwredusum_mask_vs_nxv2f32_nxv16f16_nxv2f32(<vscale x 2 x float> %0, <vscale x 16 x half> %1, <vscale x 2 x float> %2, <vscale x 16 x i1> %3, iXLen %4) nounwind {
 239 ; CHECK-LABEL: intrinsic_vfwredusum_mask_vs_nxv2f32_nxv16f16_nxv2f32:
 240 ; CHECK:       # %bb.0: # %entry
 241 ; CHECK-NEXT:    fsrmi a1, 0
 242 ; CHECK-NEXT:    vsetvli zero, a0, e16, m4, tu, ma
 243 ; CHECK-NEXT:    vfwredusum.vs v8, v12, v9, v0.t
 244 ; CHECK-NEXT:    fsrm a1
 245 ; CHECK-NEXT:    ret
 246 entry:
 247   %a = call <vscale x 2 x float> @llvm.riscv.vfwredusum.mask.nxv2f32.nxv16f16.nxv2f32(
 248     <vscale x 2 x float> %0,
 249     <vscale x 16 x half> %1,
 250     <vscale x 2 x float> %2,
 251     <vscale x 16 x i1> %3,
 252     iXLen 0, iXLen %4)
 253
 254   ret <vscale x 2 x float> %a
 255 }
 256
 257 declare <vscale x 2 x float> @llvm.riscv.vfwredusum.nxv2f32.nxv32f16(
 258   <vscale x 2 x float>,
 259   <vscale x 32 x half>,
 260   <vscale x 2 x float>,
 261   iXLen, iXLen);
 262
 263 define <vscale x 2 x float> @intrinsic_vfwredusum_vs_nxv2f32_nxv32f16_nxv2f32(<vscale x 2 x float> %0, <vscale x 32 x half> %1, <vscale x 2 x float> %2, iXLen %3) nounwind {
 264 ; CHECK-LABEL: intrinsic_vfwredusum_vs_nxv2f32_nxv32f16_nxv2f32:
 265 ; CHECK:       # %bb.0: # %entry
 266 ; CHECK-NEXT:    fsrmi a1, 0
 267 ; CHECK-NEXT:    vsetvli zero, a0, e16, m8, tu, ma
 268 ; CHECK-NEXT:    vfwredusum.vs v8, v16, v9
 269 ; CHECK-NEXT:    fsrm a1
 270 ; CHECK-NEXT:    ret
 271 entry:
 272   %a = call <vscale x 2 x float> @llvm.riscv.vfwredusum.nxv2f32.nxv32f16(
 273     <vscale x 2 x float> %0,
 274     <vscale x 32 x half> %1,
 275     <vscale x 2 x float> %2,
 276     iXLen 0, iXLen %3)
 277
 278   ret <vscale x 2 x float> %a
 279 }
 280
 281 declare <vscale x 2 x float> @llvm.riscv.vfwredusum.mask.nxv2f32.nxv32f16(
 282   <vscale x 2 x float>,
 283   <vscale x 32 x half>,
 284   <vscale x 2 x float>,
 285   <vscale x 32 x i1>,
 286   iXLen, iXLen);
 287
 288 define <vscale x 2 x float> @intrinsic_vfwredusum_mask_vs_nxv2f32_nxv32f16_nxv2f32(<vscale x 2 x float> %0, <vscale x 32 x half> %1, <vscale x 2 x float> %2, <vscale x 32 x i1> %3, iXLen %4) nounwind {
 289 ; CHECK-LABEL: intrinsic_vfwredusum_mask_vs_nxv2f32_nxv32f16_nxv2f32:
 290 ; CHECK:       # %bb.0: # %entry
 291 ; CHECK-NEXT:    fsrmi a1, 0
 292 ; CHECK-NEXT:    vsetvli zero, a0, e16, m8, tu, ma
 293 ; CHECK-NEXT:    vfwredusum.vs v8, v16, v9, v0.t
 294 ; CHECK-NEXT:    fsrm a1
 295 ; CHECK-NEXT:    ret
 296 entry:
 297   %a = call <vscale x 2 x float> @llvm.riscv.vfwredusum.mask.nxv2f32.nxv32f16(
 298     <vscale x 2 x float> %0,
 299     <vscale x 32 x half> %1,
 300     <vscale x 2 x float> %2,
 301     <vscale x 32 x i1> %3,
 302     iXLen 0, iXLen %4)
 303
 304   ret <vscale x 2 x float> %a
 305 }
 306
 307 declare <vscale x 1 x double> @llvm.riscv.vfwredusum.nxv1f64.nxv1f32(
 308   <vscale x 1 x double>,
 309   <vscale x 1 x float>,
 310   <vscale x 1 x double>,
 311   iXLen, iXLen);
 312
 313 define <vscale x 1 x double> @intrinsic_vfwredusum_vs_nxv1f64_nxv1f32_nxv1f64(<vscale x 1 x double> %0, <vscale x 1 x float> %1, <vscale x 1 x double> %2, iXLen %3) nounwind {
 314 ; CHECK-LABEL: intrinsic_vfwredusum_vs_nxv1f64_nxv1f32_nxv1f64:
 315 ; CHECK:       # %bb.0: # %entry
 316 ; CHECK-NEXT:    fsrmi a1, 0
 317 ; CHECK-NEXT:    vsetvli zero, a0, e32, mf2, tu, ma
 318 ; CHECK-NEXT:    vfwredusum.vs v8, v9, v10
 319 ; CHECK-NEXT:    fsrm a1
 320 ; CHECK-NEXT:    ret
 321 entry:
 322   %a = call <vscale x 1 x double> @llvm.riscv.vfwredusum.nxv1f64.nxv1f32(
 323     <vscale x 1 x double> %0,
 324     <vscale x 1 x float> %1,
 325     <vscale x 1 x double> %2,
 326     iXLen 0, iXLen %3)
 327
 328   ret <vscale x 1 x double> %a
 329 }
 330
 331 declare <vscale x 1 x double> @llvm.riscv.vfwredusum.mask.nxv1f64.nxv1f32.nxv1f64(
 332   <vscale x 1 x double>,
 333   <vscale x 1 x float>,
 334   <vscale x 1 x double>,
 335   <vscale x 1 x i1>,
 336   iXLen, iXLen);
 337
 338 define <vscale x 1 x double> @intrinsic_vfwredusum_mask_vs_nxv1f64_nxv1f32_nxv1f64(<vscale x 1 x double> %0, <vscale x 1 x float> %1, <vscale x 1 x double> %2, <vscale x 1 x i1> %3, iXLen %4) nounwind {
 339 ; CHECK-LABEL: intrinsic_vfwredusum_mask_vs_nxv1f64_nxv1f32_nxv1f64:
 340 ; CHECK:       # %bb.0: # %entry
 341 ; CHECK-NEXT:    fsrmi a1, 0
 342 ; CHECK-NEXT:    vsetvli zero, a0, e32, mf2, tu, ma
 343 ; CHECK-NEXT:    vfwredusum.vs v8, v9, v10, v0.t
 344 ; CHECK-NEXT:    fsrm a1
 345 ; CHECK-NEXT:    ret
 346 entry:
 347   %a = call <vscale x 1 x double> @llvm.riscv.vfwredusum.mask.nxv1f64.nxv1f32.nxv1f64(
 348     <vscale x 1 x double> %0,
 349     <vscale x 1 x float> %1,
 350     <vscale x 1 x double> %2,
 351     <vscale x 1 x i1> %3,
 352     iXLen 0, iXLen %4)
 353
 354   ret <vscale x 1 x double> %a
 355 }
 356
 357 declare <vscale x 1 x double> @llvm.riscv.vfwredusum.nxv1f64.nxv2f32(
 358   <vscale x 1 x double>,
 359   <vscale x 2 x float>,
 360   <vscale x 1 x double>,
 361   iXLen, iXLen);
 362
 363 define <vscale x 1 x double> @intrinsic_vfwredusum_vs_nxv1f64_nxv2f32_nxv1f64(<vscale x 1 x double> %0, <vscale x 2 x float> %1, <vscale x 1 x double> %2, iXLen %3) nounwind {
 364 ; CHECK-LABEL: intrinsic_vfwredusum_vs_nxv1f64_nxv2f32_nxv1f64:
 365 ; CHECK:       # %bb.0: # %entry
 366 ; CHECK-NEXT:    fsrmi a1, 0
 367 ; CHECK-NEXT:    vsetvli zero, a0, e32, m1, tu, ma
 368 ; CHECK-NEXT:    vfwredusum.vs v8, v9, v10
 369 ; CHECK-NEXT:    fsrm a1
 370 ; CHECK-NEXT:    ret
 371 entry:
 372   %a = call <vscale x 1 x double> @llvm.riscv.vfwredusum.nxv1f64.nxv2f32(
 373     <vscale x 1 x double> %0,
 374     <vscale x 2 x float> %1,
 375     <vscale x 1 x double> %2,
 376     iXLen 0, iXLen %3)
 377
 378   ret <vscale x 1 x double> %a
 379 }
 380
 381 declare <vscale x 1 x double> @llvm.riscv.vfwredusum.mask.nxv1f64.nxv2f32.nxv1f64(
 382   <vscale x 1 x double>,
 383   <vscale x 2 x float>,
 384   <vscale x 1 x double>,
 385   <vscale x 2 x i1>,
 386   iXLen, iXLen);
 387
 388 define <vscale x 1 x double> @intrinsic_vfwredusum_mask_vs_nxv1f64_nxv2f32_nxv1f64(<vscale x 1 x double> %0, <vscale x 2 x float> %1, <vscale x 1 x double> %2, <vscale x 2 x i1> %3, iXLen %4) nounwind {
 389 ; CHECK-LABEL: intrinsic_vfwredusum_mask_vs_nxv1f64_nxv2f32_nxv1f64:
 390 ; CHECK:       # %bb.0: # %entry
 391 ; CHECK-NEXT:    fsrmi a1, 0
 392 ; CHECK-NEXT:    vsetvli zero, a0, e32, m1, tu, ma
 393 ; CHECK-NEXT:    vfwredusum.vs v8, v9, v10, v0.t
 394 ; CHECK-NEXT:    fsrm a1
 395 ; CHECK-NEXT:    ret
 396 entry:
 397   %a = call <vscale x 1 x double> @llvm.riscv.vfwredusum.mask.nxv1f64.nxv2f32.nxv1f64(
 398     <vscale x 1 x double> %0,
 399     <vscale x 2 x float> %1,
 400     <vscale x 1 x double> %2,
 401     <vscale x 2 x i1> %3,
 402     iXLen 0, iXLen %4)
 403
 404   ret <vscale x 1 x double> %a
 405 }
 406
 407 declare <vscale x 1 x double> @llvm.riscv.vfwredusum.nxv1f64.nxv4f32(
 408   <vscale x 1 x double>,
 409   <vscale x 4 x float>,
 410   <vscale x 1 x double>,
 411   iXLen, iXLen);
 412
 413 define <vscale x 1 x double> @intrinsic_vfwredusum_vs_nxv1f64_nxv4f32_nxv1f64(<vscale x 1 x double> %0, <vscale x 4 x float> %1, <vscale x 1 x double> %2, iXLen %3) nounwind {
 414 ; CHECK-LABEL: intrinsic_vfwredusum_vs_nxv1f64_nxv4f32_nxv1f64:
 415 ; CHECK:       # %bb.0: # %entry
 416 ; CHECK-NEXT:    fsrmi a1, 0
 417 ; CHECK-NEXT:    vsetvli zero, a0, e32, m2, tu, ma
 418 ; CHECK-NEXT:    vfwredusum.vs v8, v10, v9
 419 ; CHECK-NEXT:    fsrm a1
 420 ; CHECK-NEXT:    ret
 421 entry:
 422   %a = call <vscale x 1 x double> @llvm.riscv.vfwredusum.nxv1f64.nxv4f32(
 423     <vscale x 1 x double> %0,
 424     <vscale x 4 x float> %1,
 425     <vscale x 1 x double> %2,
 426     iXLen 0, iXLen %3)
 427
 428   ret <vscale x 1 x double> %a
 429 }
 430
 431 declare <vscale x 1 x double> @llvm.riscv.vfwredusum.mask.nxv1f64.nxv4f32.nxv1f64(
 432   <vscale x 1 x double>,
 433   <vscale x 4 x float>,
 434   <vscale x 1 x double>,
 435   <vscale x 4 x i1>,
 436   iXLen, iXLen);
 437
 438 define <vscale x 1 x double> @intrinsic_vfwredusum_mask_vs_nxv1f64_nxv4f32_nxv1f64(<vscale x 1 x double> %0, <vscale x 4 x float> %1, <vscale x 1 x double> %2, <vscale x 4 x i1> %3, iXLen %4) nounwind {
 439 ; CHECK-LABEL: intrinsic_vfwredusum_mask_vs_nxv1f64_nxv4f32_nxv1f64:
 440 ; CHECK:       # %bb.0: # %entry
 441 ; CHECK-NEXT:    fsrmi a1, 0
 442 ; CHECK-NEXT:    vsetvli zero, a0, e32, m2, tu, ma
 443 ; CHECK-NEXT:    vfwredusum.vs v8, v10, v9, v0.t
 444 ; CHECK-NEXT:    fsrm a1
 445 ; CHECK-NEXT:    ret
 446 entry:
 447   %a = call <vscale x 1 x double> @llvm.riscv.vfwredusum.mask.nxv1f64.nxv4f32.nxv1f64(
 448     <vscale x 1 x double> %0,
 449     <vscale x 4 x float> %1,
 450     <vscale x 1 x double> %2,
 451     <vscale x 4 x i1> %3,
 452     iXLen 0, iXLen %4)
 453
 454   ret <vscale x 1 x double> %a
 455 }
 456
 457 declare <vscale x 1 x double> @llvm.riscv.vfwredusum.nxv1f64.nxv8f32(
 458   <vscale x 1 x double>,
 459   <vscale x 8 x float>,
 460   <vscale x 1 x double>,
 461   iXLen, iXLen);
 462
 463 define <vscale x 1 x double> @intrinsic_vfwredusum_vs_nxv1f64_nxv8f32_nxv1f64(<vscale x 1 x double> %0, <vscale x 8 x float> %1, <vscale x 1 x double> %2, iXLen %3) nounwind {
 464 ; CHECK-LABEL: intrinsic_vfwredusum_vs_nxv1f64_nxv8f32_nxv1f64:
 465 ; CHECK:       # %bb.0: # %entry
 466 ; CHECK-NEXT:    fsrmi a1, 0
 467 ; CHECK-NEXT:    vsetvli zero, a0, e32, m4, tu, ma
 468 ; CHECK-NEXT:    vfwredusum.vs v8, v12, v9
 469 ; CHECK-NEXT:    fsrm a1
 470 ; CHECK-NEXT:    ret
 471 entry:
 472   %a = call <vscale x 1 x double> @llvm.riscv.vfwredusum.nxv1f64.nxv8f32(
 473     <vscale x 1 x double> %0,
 474     <vscale x 8 x float> %1,
 475     <vscale x 1 x double> %2,
 476     iXLen 0, iXLen %3)
 477
 478   ret <vscale x 1 x double> %a
 479 }
 480
 481 declare <vscale x 1 x double> @llvm.riscv.vfwredusum.mask.nxv1f64.nxv8f32.nxv1f64(
 482   <vscale x 1 x double>,
 483   <vscale x 8 x float>,
 484   <vscale x 1 x double>,
 485   <vscale x 8 x i1>,
 486   iXLen, iXLen);
 487
 488 define <vscale x 1 x double> @intrinsic_vfwredusum_mask_vs_nxv1f64_nxv8f32_nxv1f64(<vscale x 1 x double> %0, <vscale x 8 x float> %1, <vscale x 1 x double> %2, <vscale x 8 x i1> %3, iXLen %4) nounwind {
 489 ; CHECK-LABEL: intrinsic_vfwredusum_mask_vs_nxv1f64_nxv8f32_nxv1f64:
 490 ; CHECK:       # %bb.0: # %entry
 491 ; CHECK-NEXT:    fsrmi a1, 0
 492 ; CHECK-NEXT:    vsetvli zero, a0, e32, m4, tu, ma
 493 ; CHECK-NEXT:    vfwredusum.vs v8, v12, v9, v0.t
 494 ; CHECK-NEXT:    fsrm a1
 495 ; CHECK-NEXT:    ret
 496 entry:
 497   %a = call <vscale x 1 x double> @llvm.riscv.vfwredusum.mask.nxv1f64.nxv8f32.nxv1f64(
 498     <vscale x 1 x double> %0,
 499     <vscale x 8 x float> %1,
 500     <vscale x 1 x double> %2,
 501     <vscale x 8 x i1> %3,
 502     iXLen 0, iXLen %4)
 503
 504   ret <vscale x 1 x double> %a
 505 }
 506
 507 declare <vscale x 1 x double> @llvm.riscv.vfwredusum.nxv1f64.nxv16f32(
 508   <vscale x 1 x double>,
 509   <vscale x 16 x float>,
 510   <vscale x 1 x double>,
 511   iXLen, iXLen);
 512
 513 define <vscale x 1 x double> @intrinsic_vfwredusum_vs_nxv1f64_nxv16f32_nxv1f64(<vscale x 1 x double> %0, <vscale x 16 x float> %1, <vscale x 1 x double> %2, iXLen %3) nounwind {
 514 ; CHECK-LABEL: intrinsic_vfwredusum_vs_nxv1f64_nxv16f32_nxv1f64:
 515 ; CHECK:       # %bb.0: # %entry
 516 ; CHECK-NEXT:    fsrmi a1, 0
 517 ; CHECK-NEXT:    vsetvli zero, a0, e32, m8, tu, ma
 518 ; CHECK-NEXT:    vfwredusum.vs v8, v16, v9
 519 ; CHECK-NEXT:    fsrm a1
 520 ; CHECK-NEXT:    ret
 521 entry:
 522   %a = call <vscale x 1 x double> @llvm.riscv.vfwredusum.nxv1f64.nxv16f32(
 523     <vscale x 1 x double> %0,
 524     <vscale x 16 x float> %1,
 525     <vscale x 1 x double> %2,
 526     iXLen 0, iXLen %3)
 527
 528   ret <vscale x 1 x double> %a
 529 }
 530
 531 declare <vscale x 1 x double> @llvm.riscv.vfwredusum.mask.nxv1f64.nxv16f32.nxv1f64(
 532   <vscale x 1 x double>,
 533   <vscale x 16 x float>,
 534   <vscale x 1 x double>,
 535   <vscale x 16 x i1>,
 536   iXLen, iXLen);
 537
 538 define <vscale x 1 x double> @intrinsic_vfwredusum_mask_vs_nxv1f64_nxv16f32_nxv1f64(<vscale x 1 x double> %0, <vscale x 16 x float> %1, <vscale x 1 x double> %2, <vscale x 16 x i1> %3, iXLen %4) nounwind {
 539 ; CHECK-LABEL: intrinsic_vfwredusum_mask_vs_nxv1f64_nxv16f32_nxv1f64:
 540 ; CHECK:       # %bb.0: # %entry
 541 ; CHECK-NEXT:    fsrmi a1, 0
 542 ; CHECK-NEXT:    vsetvli zero, a0, e32, m8, tu, ma
 543 ; CHECK-NEXT:    vfwredusum.vs v8, v16, v9, v0.t
 544 ; CHECK-NEXT:    fsrm a1
 545 ; CHECK-NEXT:    ret
 546 entry:
 547   %a = call <vscale x 1 x double> @llvm.riscv.vfwredusum.mask.nxv1f64.nxv16f32.nxv1f64(
 548     <vscale x 1 x double> %0,
 549     <vscale x 16 x float> %1,
 550     <vscale x 1 x double> %2,
 551     <vscale x 16 x i1> %3,
 552     iXLen 0, iXLen %4)
 553
 554   ret <vscale x 1 x double> %a
 555 }