llvm/test/CodeGen/RISCV/rvv/vluxei-rv64.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mtriple=riscv64 -mattr=+v,+d,+zfh,+zvfh,+f,+d -verify-machineinstrs \
   3 ; RUN:   < %s | FileCheck %s
   4
   5 ; The intrinsics are not supported with RV32.
   6
   7 declare <vscale x 1 x i8> @llvm.riscv.vluxei.nxv1i8.nxv1i64(
   8   <vscale x 1 x i8>,
   9   ptr,
  10   <vscale x 1 x i64>,
  11   i64);
  12
  13 define <vscale x 1 x i8> @intrinsic_vluxei_v_nxv1i8_nxv1i8_nxv1i64(ptr %0, <vscale x 1 x i64> %1, i64 %2) nounwind {
  14 ; CHECK-LABEL: intrinsic_vluxei_v_nxv1i8_nxv1i8_nxv1i64:
  15 ; CHECK:       # %bb.0: # %entry
  16 ; CHECK-NEXT:    vsetvli zero, a1, e8, mf8, ta, ma
  17 ; CHECK-NEXT:    vluxei64.v v9, (a0), v8
  18 ; CHECK-NEXT:    vmv1r.v v8, v9
  19 ; CHECK-NEXT:    ret
  20 entry:
  21   %a = call <vscale x 1 x i8> @llvm.riscv.vluxei.nxv1i8.nxv1i64(
  22     <vscale x 1 x i8> undef,
  23     ptr %0,
  24     <vscale x 1 x i64> %1,
  25     i64 %2)
  26
  27   ret <vscale x 1 x i8> %a
  28 }
  29
  30 declare <vscale x 1 x i8> @llvm.riscv.vluxei.mask.nxv1i8.nxv1i64(
  31   <vscale x 1 x i8>,
  32   ptr,
  33   <vscale x 1 x i64>,
  34   <vscale x 1 x i1>,
  35   i64,
  36   i64);
  37
  38 define <vscale x 1 x i8> @intrinsic_vluxei_mask_v_nxv1i8_nxv1i8_nxv1i64(<vscale x 1 x i8> %0, ptr %1, <vscale x 1 x i64> %2, <vscale x 1 x i1> %3, i64 %4) nounwind {
  39 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv1i8_nxv1i8_nxv1i64:
  40 ; CHECK:       # %bb.0: # %entry
  41 ; CHECK-NEXT:    vsetvli zero, a1, e8, mf8, ta, mu
  42 ; CHECK-NEXT:    vluxei64.v v8, (a0), v9, v0.t
  43 ; CHECK-NEXT:    ret
  44 entry:
  45   %a = call <vscale x 1 x i8> @llvm.riscv.vluxei.mask.nxv1i8.nxv1i64(
  46     <vscale x 1 x i8> %0,
  47     ptr %1,
  48     <vscale x 1 x i64> %2,
  49     <vscale x 1 x i1> %3,
  50     i64 %4, i64 1)
  51
  52   ret <vscale x 1 x i8> %a
  53 }
  54
  55 declare <vscale x 2 x i8> @llvm.riscv.vluxei.nxv2i8.nxv2i64(
  56   <vscale x 2 x i8>,
  57   ptr,
  58   <vscale x 2 x i64>,
  59   i64);
  60
  61 define <vscale x 2 x i8> @intrinsic_vluxei_v_nxv2i8_nxv2i8_nxv2i64(ptr %0, <vscale x 2 x i64> %1, i64 %2) nounwind {
  62 ; CHECK-LABEL: intrinsic_vluxei_v_nxv2i8_nxv2i8_nxv2i64:
  63 ; CHECK:       # %bb.0: # %entry
  64 ; CHECK-NEXT:    vsetvli zero, a1, e8, mf4, ta, ma
  65 ; CHECK-NEXT:    vluxei64.v v10, (a0), v8
  66 ; CHECK-NEXT:    vmv1r.v v8, v10
  67 ; CHECK-NEXT:    ret
  68 entry:
  69   %a = call <vscale x 2 x i8> @llvm.riscv.vluxei.nxv2i8.nxv2i64(
  70     <vscale x 2 x i8> undef,
  71     ptr %0,
  72     <vscale x 2 x i64> %1,
  73     i64 %2)
  74
  75   ret <vscale x 2 x i8> %a
  76 }
  77
  78 declare <vscale x 2 x i8> @llvm.riscv.vluxei.mask.nxv2i8.nxv2i64(
  79   <vscale x 2 x i8>,
  80   ptr,
  81   <vscale x 2 x i64>,
  82   <vscale x 2 x i1>,
  83   i64,
  84   i64);
  85
  86 define <vscale x 2 x i8> @intrinsic_vluxei_mask_v_nxv2i8_nxv2i8_nxv2i64(<vscale x 2 x i8> %0, ptr %1, <vscale x 2 x i64> %2, <vscale x 2 x i1> %3, i64 %4) nounwind {
  87 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv2i8_nxv2i8_nxv2i64:
  88 ; CHECK:       # %bb.0: # %entry
  89 ; CHECK-NEXT:    vsetvli zero, a1, e8, mf4, ta, mu
  90 ; CHECK-NEXT:    vluxei64.v v8, (a0), v10, v0.t
  91 ; CHECK-NEXT:    ret
  92 entry:
  93   %a = call <vscale x 2 x i8> @llvm.riscv.vluxei.mask.nxv2i8.nxv2i64(
  94     <vscale x 2 x i8> %0,
  95     ptr %1,
  96     <vscale x 2 x i64> %2,
  97     <vscale x 2 x i1> %3,
  98     i64 %4, i64 1)
  99
 100   ret <vscale x 2 x i8> %a
 101 }
 102
 103 declare <vscale x 4 x i8> @llvm.riscv.vluxei.nxv4i8.nxv4i64(
 104   <vscale x 4 x i8>,
 105   ptr,
 106   <vscale x 4 x i64>,
 107   i64);
 108
 109 define <vscale x 4 x i8> @intrinsic_vluxei_v_nxv4i8_nxv4i8_nxv4i64(ptr %0, <vscale x 4 x i64> %1, i64 %2) nounwind {
 110 ; CHECK-LABEL: intrinsic_vluxei_v_nxv4i8_nxv4i8_nxv4i64:
 111 ; CHECK:       # %bb.0: # %entry
 112 ; CHECK-NEXT:    vsetvli zero, a1, e8, mf2, ta, ma
 113 ; CHECK-NEXT:    vluxei64.v v12, (a0), v8
 114 ; CHECK-NEXT:    vmv1r.v v8, v12
 115 ; CHECK-NEXT:    ret
 116 entry:
 117   %a = call <vscale x 4 x i8> @llvm.riscv.vluxei.nxv4i8.nxv4i64(
 118     <vscale x 4 x i8> undef,
 119     ptr %0,
 120     <vscale x 4 x i64> %1,
 121     i64 %2)
 122
 123   ret <vscale x 4 x i8> %a
 124 }
 125
 126 declare <vscale x 4 x i8> @llvm.riscv.vluxei.mask.nxv4i8.nxv4i64(
 127   <vscale x 4 x i8>,
 128   ptr,
 129   <vscale x 4 x i64>,
 130   <vscale x 4 x i1>,
 131   i64,
 132   i64);
 133
 134 define <vscale x 4 x i8> @intrinsic_vluxei_mask_v_nxv4i8_nxv4i8_nxv4i64(<vscale x 4 x i8> %0, ptr %1, <vscale x 4 x i64> %2, <vscale x 4 x i1> %3, i64 %4) nounwind {
 135 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv4i8_nxv4i8_nxv4i64:
 136 ; CHECK:       # %bb.0: # %entry
 137 ; CHECK-NEXT:    vsetvli zero, a1, e8, mf2, ta, mu
 138 ; CHECK-NEXT:    vluxei64.v v8, (a0), v12, v0.t
 139 ; CHECK-NEXT:    ret
 140 entry:
 141   %a = call <vscale x 4 x i8> @llvm.riscv.vluxei.mask.nxv4i8.nxv4i64(
 142     <vscale x 4 x i8> %0,
 143     ptr %1,
 144     <vscale x 4 x i64> %2,
 145     <vscale x 4 x i1> %3,
 146     i64 %4, i64 1)
 147
 148   ret <vscale x 4 x i8> %a
 149 }
 150
 151 declare <vscale x 8 x i8> @llvm.riscv.vluxei.nxv8i8.nxv8i64(
 152   <vscale x 8 x i8>,
 153   ptr,
 154   <vscale x 8 x i64>,
 155   i64);
 156
 157 define <vscale x 8 x i8> @intrinsic_vluxei_v_nxv8i8_nxv8i8_nxv8i64(ptr %0, <vscale x 8 x i64> %1, i64 %2) nounwind {
 158 ; CHECK-LABEL: intrinsic_vluxei_v_nxv8i8_nxv8i8_nxv8i64:
 159 ; CHECK:       # %bb.0: # %entry
 160 ; CHECK-NEXT:    vsetvli zero, a1, e8, m1, ta, ma
 161 ; CHECK-NEXT:    vluxei64.v v16, (a0), v8
 162 ; CHECK-NEXT:    vmv.v.v v8, v16
 163 ; CHECK-NEXT:    ret
 164 entry:
 165   %a = call <vscale x 8 x i8> @llvm.riscv.vluxei.nxv8i8.nxv8i64(
 166     <vscale x 8 x i8> undef,
 167     ptr %0,
 168     <vscale x 8 x i64> %1,
 169     i64 %2)
 170
 171   ret <vscale x 8 x i8> %a
 172 }
 173
 174 declare <vscale x 8 x i8> @llvm.riscv.vluxei.mask.nxv8i8.nxv8i64(
 175   <vscale x 8 x i8>,
 176   ptr,
 177   <vscale x 8 x i64>,
 178   <vscale x 8 x i1>,
 179   i64,
 180   i64);
 181
 182 define <vscale x 8 x i8> @intrinsic_vluxei_mask_v_nxv8i8_nxv8i8_nxv8i64(<vscale x 8 x i8> %0, ptr %1, <vscale x 8 x i64> %2, <vscale x 8 x i1> %3, i64 %4) nounwind {
 183 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv8i8_nxv8i8_nxv8i64:
 184 ; CHECK:       # %bb.0: # %entry
 185 ; CHECK-NEXT:    vsetvli zero, a1, e8, m1, ta, mu
 186 ; CHECK-NEXT:    vluxei64.v v8, (a0), v16, v0.t
 187 ; CHECK-NEXT:    ret
 188 entry:
 189   %a = call <vscale x 8 x i8> @llvm.riscv.vluxei.mask.nxv8i8.nxv8i64(
 190     <vscale x 8 x i8> %0,
 191     ptr %1,
 192     <vscale x 8 x i64> %2,
 193     <vscale x 8 x i1> %3,
 194     i64 %4, i64 1)
 195
 196   ret <vscale x 8 x i8> %a
 197 }
 198
 199 declare <vscale x 1 x i16> @llvm.riscv.vluxei.nxv1i16.nxv1i64(
 200   <vscale x 1 x i16>,
 201   ptr,
 202   <vscale x 1 x i64>,
 203   i64);
 204
 205 define <vscale x 1 x i16> @intrinsic_vluxei_v_nxv1i16_nxv1i16_nxv1i64(ptr %0, <vscale x 1 x i64> %1, i64 %2) nounwind {
 206 ; CHECK-LABEL: intrinsic_vluxei_v_nxv1i16_nxv1i16_nxv1i64:
 207 ; CHECK:       # %bb.0: # %entry
 208 ; CHECK-NEXT:    vsetvli zero, a1, e16, mf4, ta, ma
 209 ; CHECK-NEXT:    vluxei64.v v9, (a0), v8
 210 ; CHECK-NEXT:    vmv1r.v v8, v9
 211 ; CHECK-NEXT:    ret
 212 entry:
 213   %a = call <vscale x 1 x i16> @llvm.riscv.vluxei.nxv1i16.nxv1i64(
 214     <vscale x 1 x i16> undef,
 215     ptr %0,
 216     <vscale x 1 x i64> %1,
 217     i64 %2)
 218
 219   ret <vscale x 1 x i16> %a
 220 }
 221
 222 declare <vscale x 1 x i16> @llvm.riscv.vluxei.mask.nxv1i16.nxv1i64(
 223   <vscale x 1 x i16>,
 224   ptr,
 225   <vscale x 1 x i64>,
 226   <vscale x 1 x i1>,
 227   i64,
 228   i64);
 229
 230 define <vscale x 1 x i16> @intrinsic_vluxei_mask_v_nxv1i16_nxv1i16_nxv1i64(<vscale x 1 x i16> %0, ptr %1, <vscale x 1 x i64> %2, <vscale x 1 x i1> %3, i64 %4) nounwind {
 231 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv1i16_nxv1i16_nxv1i64:
 232 ; CHECK:       # %bb.0: # %entry
 233 ; CHECK-NEXT:    vsetvli zero, a1, e16, mf4, ta, mu
 234 ; CHECK-NEXT:    vluxei64.v v8, (a0), v9, v0.t
 235 ; CHECK-NEXT:    ret
 236 entry:
 237   %a = call <vscale x 1 x i16> @llvm.riscv.vluxei.mask.nxv1i16.nxv1i64(
 238     <vscale x 1 x i16> %0,
 239     ptr %1,
 240     <vscale x 1 x i64> %2,
 241     <vscale x 1 x i1> %3,
 242     i64 %4, i64 1)
 243
 244   ret <vscale x 1 x i16> %a
 245 }
 246
 247 declare <vscale x 2 x i16> @llvm.riscv.vluxei.nxv2i16.nxv2i64(
 248   <vscale x 2 x i16>,
 249   ptr,
 250   <vscale x 2 x i64>,
 251   i64);
 252
 253 define <vscale x 2 x i16> @intrinsic_vluxei_v_nxv2i16_nxv2i16_nxv2i64(ptr %0, <vscale x 2 x i64> %1, i64 %2) nounwind {
 254 ; CHECK-LABEL: intrinsic_vluxei_v_nxv2i16_nxv2i16_nxv2i64:
 255 ; CHECK:       # %bb.0: # %entry
 256 ; CHECK-NEXT:    vsetvli zero, a1, e16, mf2, ta, ma
 257 ; CHECK-NEXT:    vluxei64.v v10, (a0), v8
 258 ; CHECK-NEXT:    vmv1r.v v8, v10
 259 ; CHECK-NEXT:    ret
 260 entry:
 261   %a = call <vscale x 2 x i16> @llvm.riscv.vluxei.nxv2i16.nxv2i64(
 262     <vscale x 2 x i16> undef,
 263     ptr %0,
 264     <vscale x 2 x i64> %1,
 265     i64 %2)
 266
 267   ret <vscale x 2 x i16> %a
 268 }
 269
 270 declare <vscale x 2 x i16> @llvm.riscv.vluxei.mask.nxv2i16.nxv2i64(
 271   <vscale x 2 x i16>,
 272   ptr,
 273   <vscale x 2 x i64>,
 274   <vscale x 2 x i1>,
 275   i64,
 276   i64);
 277
 278 define <vscale x 2 x i16> @intrinsic_vluxei_mask_v_nxv2i16_nxv2i16_nxv2i64(<vscale x 2 x i16> %0, ptr %1, <vscale x 2 x i64> %2, <vscale x 2 x i1> %3, i64 %4) nounwind {
 279 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv2i16_nxv2i16_nxv2i64:
 280 ; CHECK:       # %bb.0: # %entry
 281 ; CHECK-NEXT:    vsetvli zero, a1, e16, mf2, ta, mu
 282 ; CHECK-NEXT:    vluxei64.v v8, (a0), v10, v0.t
 283 ; CHECK-NEXT:    ret
 284 entry:
 285   %a = call <vscale x 2 x i16> @llvm.riscv.vluxei.mask.nxv2i16.nxv2i64(
 286     <vscale x 2 x i16> %0,
 287     ptr %1,
 288     <vscale x 2 x i64> %2,
 289     <vscale x 2 x i1> %3,
 290     i64 %4, i64 1)
 291
 292   ret <vscale x 2 x i16> %a
 293 }
 294
 295 declare <vscale x 4 x i16> @llvm.riscv.vluxei.nxv4i16.nxv4i64(
 296   <vscale x 4 x i16>,
 297   ptr,
 298   <vscale x 4 x i64>,
 299   i64);
 300
 301 define <vscale x 4 x i16> @intrinsic_vluxei_v_nxv4i16_nxv4i16_nxv4i64(ptr %0, <vscale x 4 x i64> %1, i64 %2) nounwind {
 302 ; CHECK-LABEL: intrinsic_vluxei_v_nxv4i16_nxv4i16_nxv4i64:
 303 ; CHECK:       # %bb.0: # %entry
 304 ; CHECK-NEXT:    vsetvli zero, a1, e16, m1, ta, ma
 305 ; CHECK-NEXT:    vluxei64.v v12, (a0), v8
 306 ; CHECK-NEXT:    vmv.v.v v8, v12
 307 ; CHECK-NEXT:    ret
 308 entry:
 309   %a = call <vscale x 4 x i16> @llvm.riscv.vluxei.nxv4i16.nxv4i64(
 310     <vscale x 4 x i16> undef,
 311     ptr %0,
 312     <vscale x 4 x i64> %1,
 313     i64 %2)
 314
 315   ret <vscale x 4 x i16> %a
 316 }
 317
 318 declare <vscale x 4 x i16> @llvm.riscv.vluxei.mask.nxv4i16.nxv4i64(
 319   <vscale x 4 x i16>,
 320   ptr,
 321   <vscale x 4 x i64>,
 322   <vscale x 4 x i1>,
 323   i64,
 324   i64);
 325
 326 define <vscale x 4 x i16> @intrinsic_vluxei_mask_v_nxv4i16_nxv4i16_nxv4i64(<vscale x 4 x i16> %0, ptr %1, <vscale x 4 x i64> %2, <vscale x 4 x i1> %3, i64 %4) nounwind {
 327 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv4i16_nxv4i16_nxv4i64:
 328 ; CHECK:       # %bb.0: # %entry
 329 ; CHECK-NEXT:    vsetvli zero, a1, e16, m1, ta, mu
 330 ; CHECK-NEXT:    vluxei64.v v8, (a0), v12, v0.t
 331 ; CHECK-NEXT:    ret
 332 entry:
 333   %a = call <vscale x 4 x i16> @llvm.riscv.vluxei.mask.nxv4i16.nxv4i64(
 334     <vscale x 4 x i16> %0,
 335     ptr %1,
 336     <vscale x 4 x i64> %2,
 337     <vscale x 4 x i1> %3,
 338     i64 %4, i64 1)
 339
 340   ret <vscale x 4 x i16> %a
 341 }
 342
 343 declare <vscale x 8 x i16> @llvm.riscv.vluxei.nxv8i16.nxv8i64(
 344   <vscale x 8 x i16>,
 345   ptr,
 346   <vscale x 8 x i64>,
 347   i64);
 348
 349 define <vscale x 8 x i16> @intrinsic_vluxei_v_nxv8i16_nxv8i16_nxv8i64(ptr %0, <vscale x 8 x i64> %1, i64 %2) nounwind {
 350 ; CHECK-LABEL: intrinsic_vluxei_v_nxv8i16_nxv8i16_nxv8i64:
 351 ; CHECK:       # %bb.0: # %entry
 352 ; CHECK-NEXT:    vsetvli zero, a1, e16, m2, ta, ma
 353 ; CHECK-NEXT:    vluxei64.v v16, (a0), v8
 354 ; CHECK-NEXT:    vmv.v.v v8, v16
 355 ; CHECK-NEXT:    ret
 356 entry:
 357   %a = call <vscale x 8 x i16> @llvm.riscv.vluxei.nxv8i16.nxv8i64(
 358     <vscale x 8 x i16> undef,
 359     ptr %0,
 360     <vscale x 8 x i64> %1,
 361     i64 %2)
 362
 363   ret <vscale x 8 x i16> %a
 364 }
 365
 366 declare <vscale x 8 x i16> @llvm.riscv.vluxei.mask.nxv8i16.nxv8i64(
 367   <vscale x 8 x i16>,
 368   ptr,
 369   <vscale x 8 x i64>,
 370   <vscale x 8 x i1>,
 371   i64,
 372   i64);
 373
 374 define <vscale x 8 x i16> @intrinsic_vluxei_mask_v_nxv8i16_nxv8i16_nxv8i64(<vscale x 8 x i16> %0, ptr %1, <vscale x 8 x i64> %2, <vscale x 8 x i1> %3, i64 %4) nounwind {
 375 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv8i16_nxv8i16_nxv8i64:
 376 ; CHECK:       # %bb.0: # %entry
 377 ; CHECK-NEXT:    vsetvli zero, a1, e16, m2, ta, mu
 378 ; CHECK-NEXT:    vluxei64.v v8, (a0), v16, v0.t
 379 ; CHECK-NEXT:    ret
 380 entry:
 381   %a = call <vscale x 8 x i16> @llvm.riscv.vluxei.mask.nxv8i16.nxv8i64(
 382     <vscale x 8 x i16> %0,
 383     ptr %1,
 384     <vscale x 8 x i64> %2,
 385     <vscale x 8 x i1> %3,
 386     i64 %4, i64 1)
 387
 388   ret <vscale x 8 x i16> %a
 389 }
 390
 391 declare <vscale x 1 x i32> @llvm.riscv.vluxei.nxv1i32.nxv1i64(
 392   <vscale x 1 x i32>,
 393   ptr,
 394   <vscale x 1 x i64>,
 395   i64);
 396
 397 define <vscale x 1 x i32> @intrinsic_vluxei_v_nxv1i32_nxv1i32_nxv1i64(ptr %0, <vscale x 1 x i64> %1, i64 %2) nounwind {
 398 ; CHECK-LABEL: intrinsic_vluxei_v_nxv1i32_nxv1i32_nxv1i64:
 399 ; CHECK:       # %bb.0: # %entry
 400 ; CHECK-NEXT:    vsetvli zero, a1, e32, mf2, ta, ma
 401 ; CHECK-NEXT:    vluxei64.v v9, (a0), v8
 402 ; CHECK-NEXT:    vmv1r.v v8, v9
 403 ; CHECK-NEXT:    ret
 404 entry:
 405   %a = call <vscale x 1 x i32> @llvm.riscv.vluxei.nxv1i32.nxv1i64(
 406     <vscale x 1 x i32> undef,
 407     ptr %0,
 408     <vscale x 1 x i64> %1,
 409     i64 %2)
 410
 411   ret <vscale x 1 x i32> %a
 412 }
 413
 414 declare <vscale x 1 x i32> @llvm.riscv.vluxei.mask.nxv1i32.nxv1i64(
 415   <vscale x 1 x i32>,
 416   ptr,
 417   <vscale x 1 x i64>,
 418   <vscale x 1 x i1>,
 419   i64,
 420   i64);
 421
 422 define <vscale x 1 x i32> @intrinsic_vluxei_mask_v_nxv1i32_nxv1i32_nxv1i64(<vscale x 1 x i32> %0, ptr %1, <vscale x 1 x i64> %2, <vscale x 1 x i1> %3, i64 %4) nounwind {
 423 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv1i32_nxv1i32_nxv1i64:
 424 ; CHECK:       # %bb.0: # %entry
 425 ; CHECK-NEXT:    vsetvli zero, a1, e32, mf2, ta, mu
 426 ; CHECK-NEXT:    vluxei64.v v8, (a0), v9, v0.t
 427 ; CHECK-NEXT:    ret
 428 entry:
 429   %a = call <vscale x 1 x i32> @llvm.riscv.vluxei.mask.nxv1i32.nxv1i64(
 430     <vscale x 1 x i32> %0,
 431     ptr %1,
 432     <vscale x 1 x i64> %2,
 433     <vscale x 1 x i1> %3,
 434     i64 %4, i64 1)
 435
 436   ret <vscale x 1 x i32> %a
 437 }
 438
 439 declare <vscale x 2 x i32> @llvm.riscv.vluxei.nxv2i32.nxv2i64(
 440   <vscale x 2 x i32>,
 441   ptr,
 442   <vscale x 2 x i64>,
 443   i64);
 444
 445 define <vscale x 2 x i32> @intrinsic_vluxei_v_nxv2i32_nxv2i32_nxv2i64(ptr %0, <vscale x 2 x i64> %1, i64 %2) nounwind {
 446 ; CHECK-LABEL: intrinsic_vluxei_v_nxv2i32_nxv2i32_nxv2i64:
 447 ; CHECK:       # %bb.0: # %entry
 448 ; CHECK-NEXT:    vsetvli zero, a1, e32, m1, ta, ma
 449 ; CHECK-NEXT:    vluxei64.v v10, (a0), v8
 450 ; CHECK-NEXT:    vmv.v.v v8, v10
 451 ; CHECK-NEXT:    ret
 452 entry:
 453   %a = call <vscale x 2 x i32> @llvm.riscv.vluxei.nxv2i32.nxv2i64(
 454     <vscale x 2 x i32> undef,
 455     ptr %0,
 456     <vscale x 2 x i64> %1,
 457     i64 %2)
 458
 459   ret <vscale x 2 x i32> %a
 460 }
 461
 462 declare <vscale x 2 x i32> @llvm.riscv.vluxei.mask.nxv2i32.nxv2i64(
 463   <vscale x 2 x i32>,
 464   ptr,
 465   <vscale x 2 x i64>,
 466   <vscale x 2 x i1>,
 467   i64,
 468   i64);
 469
 470 define <vscale x 2 x i32> @intrinsic_vluxei_mask_v_nxv2i32_nxv2i32_nxv2i64(<vscale x 2 x i32> %0, ptr %1, <vscale x 2 x i64> %2, <vscale x 2 x i1> %3, i64 %4) nounwind {
 471 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv2i32_nxv2i32_nxv2i64:
 472 ; CHECK:       # %bb.0: # %entry
 473 ; CHECK-NEXT:    vsetvli zero, a1, e32, m1, ta, mu
 474 ; CHECK-NEXT:    vluxei64.v v8, (a0), v10, v0.t
 475 ; CHECK-NEXT:    ret
 476 entry:
 477   %a = call <vscale x 2 x i32> @llvm.riscv.vluxei.mask.nxv2i32.nxv2i64(
 478     <vscale x 2 x i32> %0,
 479     ptr %1,
 480     <vscale x 2 x i64> %2,
 481     <vscale x 2 x i1> %3,
 482     i64 %4, i64 1)
 483
 484   ret <vscale x 2 x i32> %a
 485 }
 486
 487 declare <vscale x 4 x i32> @llvm.riscv.vluxei.nxv4i32.nxv4i64(
 488   <vscale x 4 x i32>,
 489   ptr,
 490   <vscale x 4 x i64>,
 491   i64);
 492
 493 define <vscale x 4 x i32> @intrinsic_vluxei_v_nxv4i32_nxv4i32_nxv4i64(ptr %0, <vscale x 4 x i64> %1, i64 %2) nounwind {
 494 ; CHECK-LABEL: intrinsic_vluxei_v_nxv4i32_nxv4i32_nxv4i64:
 495 ; CHECK:       # %bb.0: # %entry
 496 ; CHECK-NEXT:    vsetvli zero, a1, e32, m2, ta, ma
 497 ; CHECK-NEXT:    vluxei64.v v12, (a0), v8
 498 ; CHECK-NEXT:    vmv.v.v v8, v12
 499 ; CHECK-NEXT:    ret
 500 entry:
 501   %a = call <vscale x 4 x i32> @llvm.riscv.vluxei.nxv4i32.nxv4i64(
 502     <vscale x 4 x i32> undef,
 503     ptr %0,
 504     <vscale x 4 x i64> %1,
 505     i64 %2)
 506
 507   ret <vscale x 4 x i32> %a
 508 }
 509
 510 declare <vscale x 4 x i32> @llvm.riscv.vluxei.mask.nxv4i32.nxv4i64(
 511   <vscale x 4 x i32>,
 512   ptr,
 513   <vscale x 4 x i64>,
 514   <vscale x 4 x i1>,
 515   i64,
 516   i64);
 517
 518 define <vscale x 4 x i32> @intrinsic_vluxei_mask_v_nxv4i32_nxv4i32_nxv4i64(<vscale x 4 x i32> %0, ptr %1, <vscale x 4 x i64> %2, <vscale x 4 x i1> %3, i64 %4) nounwind {
 519 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv4i32_nxv4i32_nxv4i64:
 520 ; CHECK:       # %bb.0: # %entry
 521 ; CHECK-NEXT:    vsetvli zero, a1, e32, m2, ta, mu
 522 ; CHECK-NEXT:    vluxei64.v v8, (a0), v12, v0.t
 523 ; CHECK-NEXT:    ret
 524 entry:
 525   %a = call <vscale x 4 x i32> @llvm.riscv.vluxei.mask.nxv4i32.nxv4i64(
 526     <vscale x 4 x i32> %0,
 527     ptr %1,
 528     <vscale x 4 x i64> %2,
 529     <vscale x 4 x i1> %3,
 530     i64 %4, i64 1)
 531
 532   ret <vscale x 4 x i32> %a
 533 }
 534
 535 declare <vscale x 8 x i32> @llvm.riscv.vluxei.nxv8i32.nxv8i64(
 536   <vscale x 8 x i32>,
 537   ptr,
 538   <vscale x 8 x i64>,
 539   i64);
 540
 541 define <vscale x 8 x i32> @intrinsic_vluxei_v_nxv8i32_nxv8i32_nxv8i64(ptr %0, <vscale x 8 x i64> %1, i64 %2) nounwind {
 542 ; CHECK-LABEL: intrinsic_vluxei_v_nxv8i32_nxv8i32_nxv8i64:
 543 ; CHECK:       # %bb.0: # %entry
 544 ; CHECK-NEXT:    vsetvli zero, a1, e32, m4, ta, ma
 545 ; CHECK-NEXT:    vluxei64.v v16, (a0), v8
 546 ; CHECK-NEXT:    vmv.v.v v8, v16
 547 ; CHECK-NEXT:    ret
 548 entry:
 549   %a = call <vscale x 8 x i32> @llvm.riscv.vluxei.nxv8i32.nxv8i64(
 550     <vscale x 8 x i32> undef,
 551     ptr %0,
 552     <vscale x 8 x i64> %1,
 553     i64 %2)
 554
 555   ret <vscale x 8 x i32> %a
 556 }
 557
 558 declare <vscale x 8 x i32> @llvm.riscv.vluxei.mask.nxv8i32.nxv8i64(
 559   <vscale x 8 x i32>,
 560   ptr,
 561   <vscale x 8 x i64>,
 562   <vscale x 8 x i1>,
 563   i64,
 564   i64);
 565
 566 define <vscale x 8 x i32> @intrinsic_vluxei_mask_v_nxv8i32_nxv8i32_nxv8i64(<vscale x 8 x i32> %0, ptr %1, <vscale x 8 x i64> %2, <vscale x 8 x i1> %3, i64 %4) nounwind {
 567 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv8i32_nxv8i32_nxv8i64:
 568 ; CHECK:       # %bb.0: # %entry
 569 ; CHECK-NEXT:    vsetvli zero, a1, e32, m4, ta, mu
 570 ; CHECK-NEXT:    vluxei64.v v8, (a0), v16, v0.t
 571 ; CHECK-NEXT:    ret
 572 entry:
 573   %a = call <vscale x 8 x i32> @llvm.riscv.vluxei.mask.nxv8i32.nxv8i64(
 574     <vscale x 8 x i32> %0,
 575     ptr %1,
 576     <vscale x 8 x i64> %2,
 577     <vscale x 8 x i1> %3,
 578     i64 %4, i64 1)
 579
 580   ret <vscale x 8 x i32> %a
 581 }
 582
 583 declare <vscale x 1 x i64> @llvm.riscv.vluxei.nxv1i64.nxv1i64(
 584   <vscale x 1 x i64>,
 585   ptr,
 586   <vscale x 1 x i64>,
 587   i64);
 588
 589 define <vscale x 1 x i64> @intrinsic_vluxei_v_nxv1i64_nxv1i64_nxv1i64(ptr %0, <vscale x 1 x i64> %1, i64 %2) nounwind {
 590 ; CHECK-LABEL: intrinsic_vluxei_v_nxv1i64_nxv1i64_nxv1i64:
 591 ; CHECK:       # %bb.0: # %entry
 592 ; CHECK-NEXT:    vsetvli zero, a1, e64, m1, ta, ma
 593 ; CHECK-NEXT:    vluxei64.v v8, (a0), v8
 594 ; CHECK-NEXT:    ret
 595 entry:
 596   %a = call <vscale x 1 x i64> @llvm.riscv.vluxei.nxv1i64.nxv1i64(
 597     <vscale x 1 x i64> undef,
 598     ptr %0,
 599     <vscale x 1 x i64> %1,
 600     i64 %2)
 601
 602   ret <vscale x 1 x i64> %a
 603 }
 604
 605 declare <vscale x 1 x i64> @llvm.riscv.vluxei.mask.nxv1i64.nxv1i64(
 606   <vscale x 1 x i64>,
 607   ptr,
 608   <vscale x 1 x i64>,
 609   <vscale x 1 x i1>,
 610   i64,
 611   i64);
 612
 613 define <vscale x 1 x i64> @intrinsic_vluxei_mask_v_nxv1i64_nxv1i64_nxv1i64(<vscale x 1 x i64> %0, ptr %1, <vscale x 1 x i64> %2, <vscale x 1 x i1> %3, i64 %4) nounwind {
 614 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv1i64_nxv1i64_nxv1i64:
 615 ; CHECK:       # %bb.0: # %entry
 616 ; CHECK-NEXT:    vsetvli zero, a1, e64, m1, ta, mu
 617 ; CHECK-NEXT:    vluxei64.v v8, (a0), v9, v0.t
 618 ; CHECK-NEXT:    ret
 619 entry:
 620   %a = call <vscale x 1 x i64> @llvm.riscv.vluxei.mask.nxv1i64.nxv1i64(
 621     <vscale x 1 x i64> %0,
 622     ptr %1,
 623     <vscale x 1 x i64> %2,
 624     <vscale x 1 x i1> %3,
 625     i64 %4, i64 1)
 626
 627   ret <vscale x 1 x i64> %a
 628 }
 629
 630 declare <vscale x 2 x i64> @llvm.riscv.vluxei.nxv2i64.nxv2i64(
 631   <vscale x 2 x i64>,
 632   ptr,
 633   <vscale x 2 x i64>,
 634   i64);
 635
 636 define <vscale x 2 x i64> @intrinsic_vluxei_v_nxv2i64_nxv2i64_nxv2i64(ptr %0, <vscale x 2 x i64> %1, i64 %2) nounwind {
 637 ; CHECK-LABEL: intrinsic_vluxei_v_nxv2i64_nxv2i64_nxv2i64:
 638 ; CHECK:       # %bb.0: # %entry
 639 ; CHECK-NEXT:    vsetvli zero, a1, e64, m2, ta, ma
 640 ; CHECK-NEXT:    vluxei64.v v8, (a0), v8
 641 ; CHECK-NEXT:    ret
 642 entry:
 643   %a = call <vscale x 2 x i64> @llvm.riscv.vluxei.nxv2i64.nxv2i64(
 644     <vscale x 2 x i64> undef,
 645     ptr %0,
 646     <vscale x 2 x i64> %1,
 647     i64 %2)
 648
 649   ret <vscale x 2 x i64> %a
 650 }
 651
 652 declare <vscale x 2 x i64> @llvm.riscv.vluxei.mask.nxv2i64.nxv2i64(
 653   <vscale x 2 x i64>,
 654   ptr,
 655   <vscale x 2 x i64>,
 656   <vscale x 2 x i1>,
 657   i64,
 658   i64);
 659
 660 define <vscale x 2 x i64> @intrinsic_vluxei_mask_v_nxv2i64_nxv2i64_nxv2i64(<vscale x 2 x i64> %0, ptr %1, <vscale x 2 x i64> %2, <vscale x 2 x i1> %3, i64 %4) nounwind {
 661 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv2i64_nxv2i64_nxv2i64:
 662 ; CHECK:       # %bb.0: # %entry
 663 ; CHECK-NEXT:    vsetvli zero, a1, e64, m2, ta, mu
 664 ; CHECK-NEXT:    vluxei64.v v8, (a0), v10, v0.t
 665 ; CHECK-NEXT:    ret
 666 entry:
 667   %a = call <vscale x 2 x i64> @llvm.riscv.vluxei.mask.nxv2i64.nxv2i64(
 668     <vscale x 2 x i64> %0,
 669     ptr %1,
 670     <vscale x 2 x i64> %2,
 671     <vscale x 2 x i1> %3,
 672     i64 %4, i64 1)
 673
 674   ret <vscale x 2 x i64> %a
 675 }
 676
 677 declare <vscale x 4 x i64> @llvm.riscv.vluxei.nxv4i64.nxv4i64(
 678   <vscale x 4 x i64>,
 679   ptr,
 680   <vscale x 4 x i64>,
 681   i64);
 682
 683 define <vscale x 4 x i64> @intrinsic_vluxei_v_nxv4i64_nxv4i64_nxv4i64(ptr %0, <vscale x 4 x i64> %1, i64 %2) nounwind {
 684 ; CHECK-LABEL: intrinsic_vluxei_v_nxv4i64_nxv4i64_nxv4i64:
 685 ; CHECK:       # %bb.0: # %entry
 686 ; CHECK-NEXT:    vsetvli zero, a1, e64, m4, ta, ma
 687 ; CHECK-NEXT:    vluxei64.v v8, (a0), v8
 688 ; CHECK-NEXT:    ret
 689 entry:
 690   %a = call <vscale x 4 x i64> @llvm.riscv.vluxei.nxv4i64.nxv4i64(
 691     <vscale x 4 x i64> undef,
 692     ptr %0,
 693     <vscale x 4 x i64> %1,
 694     i64 %2)
 695
 696   ret <vscale x 4 x i64> %a
 697 }
 698
 699 declare <vscale x 4 x i64> @llvm.riscv.vluxei.mask.nxv4i64.nxv4i64(
 700   <vscale x 4 x i64>,
 701   ptr,
 702   <vscale x 4 x i64>,
 703   <vscale x 4 x i1>,
 704   i64,
 705   i64);
 706
 707 define <vscale x 4 x i64> @intrinsic_vluxei_mask_v_nxv4i64_nxv4i64_nxv4i64(<vscale x 4 x i64> %0, ptr %1, <vscale x 4 x i64> %2, <vscale x 4 x i1> %3, i64 %4) nounwind {
 708 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv4i64_nxv4i64_nxv4i64:
 709 ; CHECK:       # %bb.0: # %entry
 710 ; CHECK-NEXT:    vsetvli zero, a1, e64, m4, ta, mu
 711 ; CHECK-NEXT:    vluxei64.v v8, (a0), v12, v0.t
 712 ; CHECK-NEXT:    ret
 713 entry:
 714   %a = call <vscale x 4 x i64> @llvm.riscv.vluxei.mask.nxv4i64.nxv4i64(
 715     <vscale x 4 x i64> %0,
 716     ptr %1,
 717     <vscale x 4 x i64> %2,
 718     <vscale x 4 x i1> %3,
 719     i64 %4, i64 1)
 720
 721   ret <vscale x 4 x i64> %a
 722 }
 723
 724 declare <vscale x 8 x i64> @llvm.riscv.vluxei.nxv8i64.nxv8i64(
 725   <vscale x 8 x i64>,
 726   ptr,
 727   <vscale x 8 x i64>,
 728   i64);
 729
 730 define <vscale x 8 x i64> @intrinsic_vluxei_v_nxv8i64_nxv8i64_nxv8i64(ptr %0, <vscale x 8 x i64> %1, i64 %2) nounwind {
 731 ; CHECK-LABEL: intrinsic_vluxei_v_nxv8i64_nxv8i64_nxv8i64:
 732 ; CHECK:       # %bb.0: # %entry
 733 ; CHECK-NEXT:    vsetvli zero, a1, e64, m8, ta, ma
 734 ; CHECK-NEXT:    vluxei64.v v8, (a0), v8
 735 ; CHECK-NEXT:    ret
 736 entry:
 737   %a = call <vscale x 8 x i64> @llvm.riscv.vluxei.nxv8i64.nxv8i64(
 738     <vscale x 8 x i64> undef,
 739     ptr %0,
 740     <vscale x 8 x i64> %1,
 741     i64 %2)
 742
 743   ret <vscale x 8 x i64> %a
 744 }
 745
 746 declare <vscale x 8 x i64> @llvm.riscv.vluxei.mask.nxv8i64.nxv8i64(
 747   <vscale x 8 x i64>,
 748   ptr,
 749   <vscale x 8 x i64>,
 750   <vscale x 8 x i1>,
 751   i64,
 752   i64);
 753
 754 define <vscale x 8 x i64> @intrinsic_vluxei_mask_v_nxv8i64_nxv8i64_nxv8i64(<vscale x 8 x i64> %0, ptr %1, <vscale x 8 x i64> %2, <vscale x 8 x i1> %3, i64 %4) nounwind {
 755 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv8i64_nxv8i64_nxv8i64:
 756 ; CHECK:       # %bb.0: # %entry
 757 ; CHECK-NEXT:    vsetvli zero, a1, e64, m8, ta, mu
 758 ; CHECK-NEXT:    vluxei64.v v8, (a0), v16, v0.t
 759 ; CHECK-NEXT:    ret
 760 entry:
 761   %a = call <vscale x 8 x i64> @llvm.riscv.vluxei.mask.nxv8i64.nxv8i64(
 762     <vscale x 8 x i64> %0,
 763     ptr %1,
 764     <vscale x 8 x i64> %2,
 765     <vscale x 8 x i1> %3,
 766     i64 %4, i64 1)
 767
 768   ret <vscale x 8 x i64> %a
 769 }
 770
 771 declare <vscale x 1 x half> @llvm.riscv.vluxei.nxv1f16.nxv1i64(
 772   <vscale x 1 x half>,
 773   ptr,
 774   <vscale x 1 x i64>,
 775   i64);
 776
 777 define <vscale x 1 x half> @intrinsic_vluxei_v_nxv1f16_nxv1f16_nxv1i64(ptr %0, <vscale x 1 x i64> %1, i64 %2) nounwind {
 778 ; CHECK-LABEL: intrinsic_vluxei_v_nxv1f16_nxv1f16_nxv1i64:
 779 ; CHECK:       # %bb.0: # %entry
 780 ; CHECK-NEXT:    vsetvli zero, a1, e16, mf4, ta, ma
 781 ; CHECK-NEXT:    vluxei64.v v9, (a0), v8
 782 ; CHECK-NEXT:    vmv1r.v v8, v9
 783 ; CHECK-NEXT:    ret
 784 entry:
 785   %a = call <vscale x 1 x half> @llvm.riscv.vluxei.nxv1f16.nxv1i64(
 786     <vscale x 1 x half> undef,
 787     ptr %0,
 788     <vscale x 1 x i64> %1,
 789     i64 %2)
 790
 791   ret <vscale x 1 x half> %a
 792 }
 793
 794 declare <vscale x 1 x half> @llvm.riscv.vluxei.mask.nxv1f16.nxv1i64(
 795   <vscale x 1 x half>,
 796   ptr,
 797   <vscale x 1 x i64>,
 798   <vscale x 1 x i1>,
 799   i64,
 800   i64);
 801
 802 define <vscale x 1 x half> @intrinsic_vluxei_mask_v_nxv1f16_nxv1f16_nxv1i64(<vscale x 1 x half> %0, ptr %1, <vscale x 1 x i64> %2, <vscale x 1 x i1> %3, i64 %4) nounwind {
 803 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv1f16_nxv1f16_nxv1i64:
 804 ; CHECK:       # %bb.0: # %entry
 805 ; CHECK-NEXT:    vsetvli zero, a1, e16, mf4, ta, mu
 806 ; CHECK-NEXT:    vluxei64.v v8, (a0), v9, v0.t
 807 ; CHECK-NEXT:    ret
 808 entry:
 809   %a = call <vscale x 1 x half> @llvm.riscv.vluxei.mask.nxv1f16.nxv1i64(
 810     <vscale x 1 x half> %0,
 811     ptr %1,
 812     <vscale x 1 x i64> %2,
 813     <vscale x 1 x i1> %3,
 814     i64 %4, i64 1)
 815
 816   ret <vscale x 1 x half> %a
 817 }
 818
 819 declare <vscale x 2 x half> @llvm.riscv.vluxei.nxv2f16.nxv2i64(
 820   <vscale x 2 x half>,
 821   ptr,
 822   <vscale x 2 x i64>,
 823   i64);
 824
 825 define <vscale x 2 x half> @intrinsic_vluxei_v_nxv2f16_nxv2f16_nxv2i64(ptr %0, <vscale x 2 x i64> %1, i64 %2) nounwind {
 826 ; CHECK-LABEL: intrinsic_vluxei_v_nxv2f16_nxv2f16_nxv2i64:
 827 ; CHECK:       # %bb.0: # %entry
 828 ; CHECK-NEXT:    vsetvli zero, a1, e16, mf2, ta, ma
 829 ; CHECK-NEXT:    vluxei64.v v10, (a0), v8
 830 ; CHECK-NEXT:    vmv1r.v v8, v10
 831 ; CHECK-NEXT:    ret
 832 entry:
 833   %a = call <vscale x 2 x half> @llvm.riscv.vluxei.nxv2f16.nxv2i64(
 834     <vscale x 2 x half> undef,
 835     ptr %0,
 836     <vscale x 2 x i64> %1,
 837     i64 %2)
 838
 839   ret <vscale x 2 x half> %a
 840 }
 841
 842 declare <vscale x 2 x half> @llvm.riscv.vluxei.mask.nxv2f16.nxv2i64(
 843   <vscale x 2 x half>,
 844   ptr,
 845   <vscale x 2 x i64>,
 846   <vscale x 2 x i1>,
 847   i64,
 848   i64);
 849
 850 define <vscale x 2 x half> @intrinsic_vluxei_mask_v_nxv2f16_nxv2f16_nxv2i64(<vscale x 2 x half> %0, ptr %1, <vscale x 2 x i64> %2, <vscale x 2 x i1> %3, i64 %4) nounwind {
 851 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv2f16_nxv2f16_nxv2i64:
 852 ; CHECK:       # %bb.0: # %entry
 853 ; CHECK-NEXT:    vsetvli zero, a1, e16, mf2, ta, mu
 854 ; CHECK-NEXT:    vluxei64.v v8, (a0), v10, v0.t
 855 ; CHECK-NEXT:    ret
 856 entry:
 857   %a = call <vscale x 2 x half> @llvm.riscv.vluxei.mask.nxv2f16.nxv2i64(
 858     <vscale x 2 x half> %0,
 859     ptr %1,
 860     <vscale x 2 x i64> %2,
 861     <vscale x 2 x i1> %3,
 862     i64 %4, i64 1)
 863
 864   ret <vscale x 2 x half> %a
 865 }
 866
 867 declare <vscale x 4 x half> @llvm.riscv.vluxei.nxv4f16.nxv4i64(
 868   <vscale x 4 x half>,
 869   ptr,
 870   <vscale x 4 x i64>,
 871   i64);
 872
 873 define <vscale x 4 x half> @intrinsic_vluxei_v_nxv4f16_nxv4f16_nxv4i64(ptr %0, <vscale x 4 x i64> %1, i64 %2) nounwind {
 874 ; CHECK-LABEL: intrinsic_vluxei_v_nxv4f16_nxv4f16_nxv4i64:
 875 ; CHECK:       # %bb.0: # %entry
 876 ; CHECK-NEXT:    vsetvli zero, a1, e16, m1, ta, ma
 877 ; CHECK-NEXT:    vluxei64.v v12, (a0), v8
 878 ; CHECK-NEXT:    vmv.v.v v8, v12
 879 ; CHECK-NEXT:    ret
 880 entry:
 881   %a = call <vscale x 4 x half> @llvm.riscv.vluxei.nxv4f16.nxv4i64(
 882     <vscale x 4 x half> undef,
 883     ptr %0,
 884     <vscale x 4 x i64> %1,
 885     i64 %2)
 886
 887   ret <vscale x 4 x half> %a
 888 }
 889
 890 declare <vscale x 4 x half> @llvm.riscv.vluxei.mask.nxv4f16.nxv4i64(
 891   <vscale x 4 x half>,
 892   ptr,
 893   <vscale x 4 x i64>,
 894   <vscale x 4 x i1>,
 895   i64,
 896   i64);
 897
 898 define <vscale x 4 x half> @intrinsic_vluxei_mask_v_nxv4f16_nxv4f16_nxv4i64(<vscale x 4 x half> %0, ptr %1, <vscale x 4 x i64> %2, <vscale x 4 x i1> %3, i64 %4) nounwind {
 899 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv4f16_nxv4f16_nxv4i64:
 900 ; CHECK:       # %bb.0: # %entry
 901 ; CHECK-NEXT:    vsetvli zero, a1, e16, m1, ta, mu
 902 ; CHECK-NEXT:    vluxei64.v v8, (a0), v12, v0.t
 903 ; CHECK-NEXT:    ret
 904 entry:
 905   %a = call <vscale x 4 x half> @llvm.riscv.vluxei.mask.nxv4f16.nxv4i64(
 906     <vscale x 4 x half> %0,
 907     ptr %1,
 908     <vscale x 4 x i64> %2,
 909     <vscale x 4 x i1> %3,
 910     i64 %4, i64 1)
 911
 912   ret <vscale x 4 x half> %a
 913 }
 914
 915 declare <vscale x 8 x half> @llvm.riscv.vluxei.nxv8f16.nxv8i64(
 916   <vscale x 8 x half>,
 917   ptr,
 918   <vscale x 8 x i64>,
 919   i64);
 920
 921 define <vscale x 8 x half> @intrinsic_vluxei_v_nxv8f16_nxv8f16_nxv8i64(ptr %0, <vscale x 8 x i64> %1, i64 %2) nounwind {
 922 ; CHECK-LABEL: intrinsic_vluxei_v_nxv8f16_nxv8f16_nxv8i64:
 923 ; CHECK:       # %bb.0: # %entry
 924 ; CHECK-NEXT:    vsetvli zero, a1, e16, m2, ta, ma
 925 ; CHECK-NEXT:    vluxei64.v v16, (a0), v8
 926 ; CHECK-NEXT:    vmv.v.v v8, v16
 927 ; CHECK-NEXT:    ret
 928 entry:
 929   %a = call <vscale x 8 x half> @llvm.riscv.vluxei.nxv8f16.nxv8i64(
 930     <vscale x 8 x half> undef,
 931     ptr %0,
 932     <vscale x 8 x i64> %1,
 933     i64 %2)
 934
 935   ret <vscale x 8 x half> %a
 936 }
 937
 938 declare <vscale x 8 x half> @llvm.riscv.vluxei.mask.nxv8f16.nxv8i64(
 939   <vscale x 8 x half>,
 940   ptr,
 941   <vscale x 8 x i64>,
 942   <vscale x 8 x i1>,
 943   i64,
 944   i64);
 945
 946 define <vscale x 8 x half> @intrinsic_vluxei_mask_v_nxv8f16_nxv8f16_nxv8i64(<vscale x 8 x half> %0, ptr %1, <vscale x 8 x i64> %2, <vscale x 8 x i1> %3, i64 %4) nounwind {
 947 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv8f16_nxv8f16_nxv8i64:
 948 ; CHECK:       # %bb.0: # %entry
 949 ; CHECK-NEXT:    vsetvli zero, a1, e16, m2, ta, mu
 950 ; CHECK-NEXT:    vluxei64.v v8, (a0), v16, v0.t
 951 ; CHECK-NEXT:    ret
 952 entry:
 953   %a = call <vscale x 8 x half> @llvm.riscv.vluxei.mask.nxv8f16.nxv8i64(
 954     <vscale x 8 x half> %0,
 955     ptr %1,
 956     <vscale x 8 x i64> %2,
 957     <vscale x 8 x i1> %3,
 958     i64 %4, i64 1)
 959
 960   ret <vscale x 8 x half> %a
 961 }
 962
 963 declare <vscale x 1 x float> @llvm.riscv.vluxei.nxv1f32.nxv1i64(
 964   <vscale x 1 x float>,
 965   ptr,
 966   <vscale x 1 x i64>,
 967   i64);
 968
 969 define <vscale x 1 x float> @intrinsic_vluxei_v_nxv1f32_nxv1f32_nxv1i64(ptr %0, <vscale x 1 x i64> %1, i64 %2) nounwind {
 970 ; CHECK-LABEL: intrinsic_vluxei_v_nxv1f32_nxv1f32_nxv1i64:
 971 ; CHECK:       # %bb.0: # %entry
 972 ; CHECK-NEXT:    vsetvli zero, a1, e32, mf2, ta, ma
 973 ; CHECK-NEXT:    vluxei64.v v9, (a0), v8
 974 ; CHECK-NEXT:    vmv1r.v v8, v9
 975 ; CHECK-NEXT:    ret
 976 entry:
 977   %a = call <vscale x 1 x float> @llvm.riscv.vluxei.nxv1f32.nxv1i64(
 978     <vscale x 1 x float> undef,
 979     ptr %0,
 980     <vscale x 1 x i64> %1,
 981     i64 %2)
 982
 983   ret <vscale x 1 x float> %a
 984 }
 985
 986 declare <vscale x 1 x float> @llvm.riscv.vluxei.mask.nxv1f32.nxv1i64(
 987   <vscale x 1 x float>,
 988   ptr,
 989   <vscale x 1 x i64>,
 990   <vscale x 1 x i1>,
 991   i64,
 992   i64);
 993
 994 define <vscale x 1 x float> @intrinsic_vluxei_mask_v_nxv1f32_nxv1f32_nxv1i64(<vscale x 1 x float> %0, ptr %1, <vscale x 1 x i64> %2, <vscale x 1 x i1> %3, i64 %4) nounwind {
 995 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv1f32_nxv1f32_nxv1i64:
 996 ; CHECK:       # %bb.0: # %entry
 997 ; CHECK-NEXT:    vsetvli zero, a1, e32, mf2, ta, mu
 998 ; CHECK-NEXT:    vluxei64.v v8, (a0), v9, v0.t
 999 ; CHECK-NEXT:    ret
1000 entry:
1001   %a = call <vscale x 1 x float> @llvm.riscv.vluxei.mask.nxv1f32.nxv1i64(
1002     <vscale x 1 x float> %0,
1003     ptr %1,
1004     <vscale x 1 x i64> %2,
1005     <vscale x 1 x i1> %3,
1006     i64 %4, i64 1)
1007
1008   ret <vscale x 1 x float> %a
1009 }
1010
1011 declare <vscale x 2 x float> @llvm.riscv.vluxei.nxv2f32.nxv2i64(
1012   <vscale x 2 x float>,
1013   ptr,
1014   <vscale x 2 x i64>,
1015   i64);
1016
1017 define <vscale x 2 x float> @intrinsic_vluxei_v_nxv2f32_nxv2f32_nxv2i64(ptr %0, <vscale x 2 x i64> %1, i64 %2) nounwind {
1018 ; CHECK-LABEL: intrinsic_vluxei_v_nxv2f32_nxv2f32_nxv2i64:
1019 ; CHECK:       # %bb.0: # %entry
1020 ; CHECK-NEXT:    vsetvli zero, a1, e32, m1, ta, ma
1021 ; CHECK-NEXT:    vluxei64.v v10, (a0), v8
1022 ; CHECK-NEXT:    vmv.v.v v8, v10
1023 ; CHECK-NEXT:    ret
1024 entry:
1025   %a = call <vscale x 2 x float> @llvm.riscv.vluxei.nxv2f32.nxv2i64(
1026     <vscale x 2 x float> undef,
1027     ptr %0,
1028     <vscale x 2 x i64> %1,
1029     i64 %2)
1030
1031   ret <vscale x 2 x float> %a
1032 }
1033
1034 declare <vscale x 2 x float> @llvm.riscv.vluxei.mask.nxv2f32.nxv2i64(
1035   <vscale x 2 x float>,
1036   ptr,
1037   <vscale x 2 x i64>,
1038   <vscale x 2 x i1>,
1039   i64,
1040   i64);
1041
1042 define <vscale x 2 x float> @intrinsic_vluxei_mask_v_nxv2f32_nxv2f32_nxv2i64(<vscale x 2 x float> %0, ptr %1, <vscale x 2 x i64> %2, <vscale x 2 x i1> %3, i64 %4) nounwind {
1043 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv2f32_nxv2f32_nxv2i64:
1044 ; CHECK:       # %bb.0: # %entry
1045 ; CHECK-NEXT:    vsetvli zero, a1, e32, m1, ta, mu
1046 ; CHECK-NEXT:    vluxei64.v v8, (a0), v10, v0.t
1047 ; CHECK-NEXT:    ret
1048 entry:
1049   %a = call <vscale x 2 x float> @llvm.riscv.vluxei.mask.nxv2f32.nxv2i64(
1050     <vscale x 2 x float> %0,
1051     ptr %1,
1052     <vscale x 2 x i64> %2,
1053     <vscale x 2 x i1> %3,
1054     i64 %4, i64 1)
1055
1056   ret <vscale x 2 x float> %a
1057 }
1058
1059 declare <vscale x 4 x float> @llvm.riscv.vluxei.nxv4f32.nxv4i64(
1060   <vscale x 4 x float>,
1061   ptr,
1062   <vscale x 4 x i64>,
1063   i64);
1064
1065 define <vscale x 4 x float> @intrinsic_vluxei_v_nxv4f32_nxv4f32_nxv4i64(ptr %0, <vscale x 4 x i64> %1, i64 %2) nounwind {
1066 ; CHECK-LABEL: intrinsic_vluxei_v_nxv4f32_nxv4f32_nxv4i64:
1067 ; CHECK:       # %bb.0: # %entry
1068 ; CHECK-NEXT:    vsetvli zero, a1, e32, m2, ta, ma
1069 ; CHECK-NEXT:    vluxei64.v v12, (a0), v8
1070 ; CHECK-NEXT:    vmv.v.v v8, v12
1071 ; CHECK-NEXT:    ret
1072 entry:
1073   %a = call <vscale x 4 x float> @llvm.riscv.vluxei.nxv4f32.nxv4i64(
1074     <vscale x 4 x float> undef,
1075     ptr %0,
1076     <vscale x 4 x i64> %1,
1077     i64 %2)
1078
1079   ret <vscale x 4 x float> %a
1080 }
1081
1082 declare <vscale x 4 x float> @llvm.riscv.vluxei.mask.nxv4f32.nxv4i64(
1083   <vscale x 4 x float>,
1084   ptr,
1085   <vscale x 4 x i64>,
1086   <vscale x 4 x i1>,
1087   i64,
1088   i64);
1089
1090 define <vscale x 4 x float> @intrinsic_vluxei_mask_v_nxv4f32_nxv4f32_nxv4i64(<vscale x 4 x float> %0, ptr %1, <vscale x 4 x i64> %2, <vscale x 4 x i1> %3, i64 %4) nounwind {
1091 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv4f32_nxv4f32_nxv4i64:
1092 ; CHECK:       # %bb.0: # %entry
1093 ; CHECK-NEXT:    vsetvli zero, a1, e32, m2, ta, mu
1094 ; CHECK-NEXT:    vluxei64.v v8, (a0), v12, v0.t
1095 ; CHECK-NEXT:    ret
1096 entry:
1097   %a = call <vscale x 4 x float> @llvm.riscv.vluxei.mask.nxv4f32.nxv4i64(
1098     <vscale x 4 x float> %0,
1099     ptr %1,
1100     <vscale x 4 x i64> %2,
1101     <vscale x 4 x i1> %3,
1102     i64 %4, i64 1)
1103
1104   ret <vscale x 4 x float> %a
1105 }
1106
1107 declare <vscale x 8 x float> @llvm.riscv.vluxei.nxv8f32.nxv8i64(
1108   <vscale x 8 x float>,
1109   ptr,
1110   <vscale x 8 x i64>,
1111   i64);
1112
1113 define <vscale x 8 x float> @intrinsic_vluxei_v_nxv8f32_nxv8f32_nxv8i64(ptr %0, <vscale x 8 x i64> %1, i64 %2) nounwind {
1114 ; CHECK-LABEL: intrinsic_vluxei_v_nxv8f32_nxv8f32_nxv8i64:
1115 ; CHECK:       # %bb.0: # %entry
1116 ; CHECK-NEXT:    vsetvli zero, a1, e32, m4, ta, ma
1117 ; CHECK-NEXT:    vluxei64.v v16, (a0), v8
1118 ; CHECK-NEXT:    vmv.v.v v8, v16
1119 ; CHECK-NEXT:    ret
1120 entry:
1121   %a = call <vscale x 8 x float> @llvm.riscv.vluxei.nxv8f32.nxv8i64(
1122     <vscale x 8 x float> undef,
1123     ptr %0,
1124     <vscale x 8 x i64> %1,
1125     i64 %2)
1126
1127   ret <vscale x 8 x float> %a
1128 }
1129
1130 declare <vscale x 8 x float> @llvm.riscv.vluxei.mask.nxv8f32.nxv8i64(
1131   <vscale x 8 x float>,
1132   ptr,
1133   <vscale x 8 x i64>,
1134   <vscale x 8 x i1>,
1135   i64,
1136   i64);
1137
1138 define <vscale x 8 x float> @intrinsic_vluxei_mask_v_nxv8f32_nxv8f32_nxv8i64(<vscale x 8 x float> %0, ptr %1, <vscale x 8 x i64> %2, <vscale x 8 x i1> %3, i64 %4) nounwind {
1139 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv8f32_nxv8f32_nxv8i64:
1140 ; CHECK:       # %bb.0: # %entry
1141 ; CHECK-NEXT:    vsetvli zero, a1, e32, m4, ta, mu
1142 ; CHECK-NEXT:    vluxei64.v v8, (a0), v16, v0.t
1143 ; CHECK-NEXT:    ret
1144 entry:
1145   %a = call <vscale x 8 x float> @llvm.riscv.vluxei.mask.nxv8f32.nxv8i64(
1146     <vscale x 8 x float> %0,
1147     ptr %1,
1148     <vscale x 8 x i64> %2,
1149     <vscale x 8 x i1> %3,
1150     i64 %4, i64 1)
1151
1152   ret <vscale x 8 x float> %a
1153 }
1154
1155 declare <vscale x 1 x double> @llvm.riscv.vluxei.nxv1f64.nxv1i64(
1156   <vscale x 1 x double>,
1157   ptr,
1158   <vscale x 1 x i64>,
1159   i64);
1160
1161 define <vscale x 1 x double> @intrinsic_vluxei_v_nxv1f64_nxv1f64_nxv1i64(ptr %0, <vscale x 1 x i64> %1, i64 %2) nounwind {
1162 ; CHECK-LABEL: intrinsic_vluxei_v_nxv1f64_nxv1f64_nxv1i64:
1163 ; CHECK:       # %bb.0: # %entry
1164 ; CHECK-NEXT:    vsetvli zero, a1, e64, m1, ta, ma
1165 ; CHECK-NEXT:    vluxei64.v v8, (a0), v8
1166 ; CHECK-NEXT:    ret
1167 entry:
1168   %a = call <vscale x 1 x double> @llvm.riscv.vluxei.nxv1f64.nxv1i64(
1169     <vscale x 1 x double> undef,
1170     ptr %0,
1171     <vscale x 1 x i64> %1,
1172     i64 %2)
1173
1174   ret <vscale x 1 x double> %a
1175 }
1176
1177 declare <vscale x 1 x double> @llvm.riscv.vluxei.mask.nxv1f64.nxv1i64(
1178   <vscale x 1 x double>,
1179   ptr,
1180   <vscale x 1 x i64>,
1181   <vscale x 1 x i1>,
1182   i64,
1183   i64);
1184
1185 define <vscale x 1 x double> @intrinsic_vluxei_mask_v_nxv1f64_nxv1f64_nxv1i64(<vscale x 1 x double> %0, ptr %1, <vscale x 1 x i64> %2, <vscale x 1 x i1> %3, i64 %4) nounwind {
1186 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv1f64_nxv1f64_nxv1i64:
1187 ; CHECK:       # %bb.0: # %entry
1188 ; CHECK-NEXT:    vsetvli zero, a1, e64, m1, ta, mu
1189 ; CHECK-NEXT:    vluxei64.v v8, (a0), v9, v0.t
1190 ; CHECK-NEXT:    ret
1191 entry:
1192   %a = call <vscale x 1 x double> @llvm.riscv.vluxei.mask.nxv1f64.nxv1i64(
1193     <vscale x 1 x double> %0,
1194     ptr %1,
1195     <vscale x 1 x i64> %2,
1196     <vscale x 1 x i1> %3,
1197     i64 %4, i64 1)
1198
1199   ret <vscale x 1 x double> %a
1200 }
1201
1202 declare <vscale x 2 x double> @llvm.riscv.vluxei.nxv2f64.nxv2i64(
1203   <vscale x 2 x double>,
1204   ptr,
1205   <vscale x 2 x i64>,
1206   i64);
1207
1208 define <vscale x 2 x double> @intrinsic_vluxei_v_nxv2f64_nxv2f64_nxv2i64(ptr %0, <vscale x 2 x i64> %1, i64 %2) nounwind {
1209 ; CHECK-LABEL: intrinsic_vluxei_v_nxv2f64_nxv2f64_nxv2i64:
1210 ; CHECK:       # %bb.0: # %entry
1211 ; CHECK-NEXT:    vsetvli zero, a1, e64, m2, ta, ma
1212 ; CHECK-NEXT:    vluxei64.v v8, (a0), v8
1213 ; CHECK-NEXT:    ret
1214 entry:
1215   %a = call <vscale x 2 x double> @llvm.riscv.vluxei.nxv2f64.nxv2i64(
1216     <vscale x 2 x double> undef,
1217     ptr %0,
1218     <vscale x 2 x i64> %1,
1219     i64 %2)
1220
1221   ret <vscale x 2 x double> %a
1222 }
1223
1224 declare <vscale x 2 x double> @llvm.riscv.vluxei.mask.nxv2f64.nxv2i64(
1225   <vscale x 2 x double>,
1226   ptr,
1227   <vscale x 2 x i64>,
1228   <vscale x 2 x i1>,
1229   i64,
1230   i64);
1231
1232 define <vscale x 2 x double> @intrinsic_vluxei_mask_v_nxv2f64_nxv2f64_nxv2i64(<vscale x 2 x double> %0, ptr %1, <vscale x 2 x i64> %2, <vscale x 2 x i1> %3, i64 %4) nounwind {
1233 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv2f64_nxv2f64_nxv2i64:
1234 ; CHECK:       # %bb.0: # %entry
1235 ; CHECK-NEXT:    vsetvli zero, a1, e64, m2, ta, mu
1236 ; CHECK-NEXT:    vluxei64.v v8, (a0), v10, v0.t
1237 ; CHECK-NEXT:    ret
1238 entry:
1239   %a = call <vscale x 2 x double> @llvm.riscv.vluxei.mask.nxv2f64.nxv2i64(
1240     <vscale x 2 x double> %0,
1241     ptr %1,
1242     <vscale x 2 x i64> %2,
1243     <vscale x 2 x i1> %3,
1244     i64 %4, i64 1)
1245
1246   ret <vscale x 2 x double> %a
1247 }
1248
1249 declare <vscale x 4 x double> @llvm.riscv.vluxei.nxv4f64.nxv4i64(
1250   <vscale x 4 x double>,
1251   ptr,
1252   <vscale x 4 x i64>,
1253   i64);
1254
1255 define <vscale x 4 x double> @intrinsic_vluxei_v_nxv4f64_nxv4f64_nxv4i64(ptr %0, <vscale x 4 x i64> %1, i64 %2) nounwind {
1256 ; CHECK-LABEL: intrinsic_vluxei_v_nxv4f64_nxv4f64_nxv4i64:
1257 ; CHECK:       # %bb.0: # %entry
1258 ; CHECK-NEXT:    vsetvli zero, a1, e64, m4, ta, ma
1259 ; CHECK-NEXT:    vluxei64.v v8, (a0), v8
1260 ; CHECK-NEXT:    ret
1261 entry:
1262   %a = call <vscale x 4 x double> @llvm.riscv.vluxei.nxv4f64.nxv4i64(
1263     <vscale x 4 x double> undef,
1264     ptr %0,
1265     <vscale x 4 x i64> %1,
1266     i64 %2)
1267
1268   ret <vscale x 4 x double> %a
1269 }
1270
1271 declare <vscale x 4 x double> @llvm.riscv.vluxei.mask.nxv4f64.nxv4i64(
1272   <vscale x 4 x double>,
1273   ptr,
1274   <vscale x 4 x i64>,
1275   <vscale x 4 x i1>,
1276   i64,
1277   i64);
1278
1279 define <vscale x 4 x double> @intrinsic_vluxei_mask_v_nxv4f64_nxv4f64_nxv4i64(<vscale x 4 x double> %0, ptr %1, <vscale x 4 x i64> %2, <vscale x 4 x i1> %3, i64 %4) nounwind {
1280 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv4f64_nxv4f64_nxv4i64:
1281 ; CHECK:       # %bb.0: # %entry
1282 ; CHECK-NEXT:    vsetvli zero, a1, e64, m4, ta, mu
1283 ; CHECK-NEXT:    vluxei64.v v8, (a0), v12, v0.t
1284 ; CHECK-NEXT:    ret
1285 entry:
1286   %a = call <vscale x 4 x double> @llvm.riscv.vluxei.mask.nxv4f64.nxv4i64(
1287     <vscale x 4 x double> %0,
1288     ptr %1,
1289     <vscale x 4 x i64> %2,
1290     <vscale x 4 x i1> %3,
1291     i64 %4, i64 1)
1292
1293   ret <vscale x 4 x double> %a
1294 }
1295
1296 declare <vscale x 8 x double> @llvm.riscv.vluxei.nxv8f64.nxv8i64(
1297   <vscale x 8 x double>,
1298   ptr,
1299   <vscale x 8 x i64>,
1300   i64);
1301
1302 define <vscale x 8 x double> @intrinsic_vluxei_v_nxv8f64_nxv8f64_nxv8i64(ptr %0, <vscale x 8 x i64> %1, i64 %2) nounwind {
1303 ; CHECK-LABEL: intrinsic_vluxei_v_nxv8f64_nxv8f64_nxv8i64:
1304 ; CHECK:       # %bb.0: # %entry
1305 ; CHECK-NEXT:    vsetvli zero, a1, e64, m8, ta, ma
1306 ; CHECK-NEXT:    vluxei64.v v8, (a0), v8
1307 ; CHECK-NEXT:    ret
1308 entry:
1309   %a = call <vscale x 8 x double> @llvm.riscv.vluxei.nxv8f64.nxv8i64(
1310     <vscale x 8 x double> undef,
1311     ptr %0,
1312     <vscale x 8 x i64> %1,
1313     i64 %2)
1314
1315   ret <vscale x 8 x double> %a
1316 }
1317
1318 declare <vscale x 8 x double> @llvm.riscv.vluxei.mask.nxv8f64.nxv8i64(
1319   <vscale x 8 x double>,
1320   ptr,
1321   <vscale x 8 x i64>,
1322   <vscale x 8 x i1>,
1323   i64,
1324   i64);
1325
1326 define <vscale x 8 x double> @intrinsic_vluxei_mask_v_nxv8f64_nxv8f64_nxv8i64(<vscale x 8 x double> %0, ptr %1, <vscale x 8 x i64> %2, <vscale x 8 x i1> %3, i64 %4) nounwind {
1327 ; CHECK-LABEL: intrinsic_vluxei_mask_v_nxv8f64_nxv8f64_nxv8i64:
1328 ; CHECK:       # %bb.0: # %entry
1329 ; CHECK-NEXT:    vsetvli zero, a1, e64, m8, ta, mu
1330 ; CHECK-NEXT:    vluxei64.v v8, (a0), v16, v0.t
1331 ; CHECK-NEXT:    ret
1332 entry:
1333   %a = call <vscale x 8 x double> @llvm.riscv.vluxei.mask.nxv8f64.nxv8i64(
1334     <vscale x 8 x double> %0,
1335     ptr %1,
1336     <vscale x 8 x i64> %2,
1337     <vscale x 8 x i1> %3,
1338     i64 %4, i64 1)
1339
1340   ret <vscale x 8 x double> %a
1341 }