llvm/test/CodeGen/RISCV/rvv/vwredsumu.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: sed 's/iXLen/i32/g' %s | llc -mtriple=riscv32 -mattr=+v \
   3 ; RUN:   -verify-machineinstrs | FileCheck %s
   4 ; RUN: sed 's/iXLen/i64/g' %s | llc -mtriple=riscv64 -mattr=+v \
   5 ; RUN:   -verify-machineinstrs | FileCheck %s
   6
   7 declare <vscale x 4 x i16> @llvm.riscv.vwredsumu.nxv4i16.nxv1i8(
   8   <vscale x 4 x i16>,
   9   <vscale x 1 x i8>,
  10   <vscale x 4 x i16>,
  11   iXLen);
  12
  13 define <vscale x 4 x i16> @intrinsic_vwredsumu_vs_nxv4i16_nxv1i8_nxv4i16(<vscale x 4 x i16> %0, <vscale x 1 x i8> %1, <vscale x 4 x i16> %2, iXLen %3) nounwind {
  14 ; CHECK-LABEL: intrinsic_vwredsumu_vs_nxv4i16_nxv1i8_nxv4i16:
  15 ; CHECK:       # %bb.0: # %entry
  16 ; CHECK-NEXT:    vsetvli zero, a0, e8, mf8, tu, ma
  17 ; CHECK-NEXT:    vwredsumu.vs v8, v9, v10
  18 ; CHECK-NEXT:    ret
  19 entry:
  20   %a = call <vscale x 4 x i16> @llvm.riscv.vwredsumu.nxv4i16.nxv1i8(
  21     <vscale x 4 x i16> %0,
  22     <vscale x 1 x i8> %1,
  23     <vscale x 4 x i16> %2,
  24     iXLen %3)
  25
  26   ret <vscale x 4 x i16> %a
  27 }
  28
  29 declare <vscale x 4 x i16> @llvm.riscv.vwredsumu.mask.nxv4i16.nxv1i8.nxv4i16(
  30   <vscale x 4 x i16>,
  31   <vscale x 1 x i8>,
  32   <vscale x 4 x i16>,
  33   <vscale x 1 x i1>,
  34   iXLen);
  35
  36 define <vscale x 4 x i16> @intrinsic_vwredsumu_mask_vs_nxv4i16_nxv1i8_nxv4i16(<vscale x 4 x i16> %0, <vscale x 1 x i8> %1, <vscale x 4 x i16> %2, <vscale x 1 x i1> %3, iXLen %4) nounwind {
  37 ; CHECK-LABEL: intrinsic_vwredsumu_mask_vs_nxv4i16_nxv1i8_nxv4i16:
  38 ; CHECK:       # %bb.0: # %entry
  39 ; CHECK-NEXT:    vsetvli zero, a0, e8, mf8, tu, ma
  40 ; CHECK-NEXT:    vwredsumu.vs v8, v9, v10, v0.t
  41 ; CHECK-NEXT:    ret
  42 entry:
  43   %a = call <vscale x 4 x i16> @llvm.riscv.vwredsumu.mask.nxv4i16.nxv1i8.nxv4i16(
  44     <vscale x 4 x i16> %0,
  45     <vscale x 1 x i8> %1,
  46     <vscale x 4 x i16> %2,
  47     <vscale x 1 x i1> %3,
  48     iXLen %4)
  49
  50   ret <vscale x 4 x i16> %a
  51 }
  52
  53 declare <vscale x 4 x i16> @llvm.riscv.vwredsumu.nxv4i16.nxv2i8(
  54   <vscale x 4 x i16>,
  55   <vscale x 2 x i8>,
  56   <vscale x 4 x i16>,
  57   iXLen);
  58
  59 define <vscale x 4 x i16> @intrinsic_vwredsumu_vs_nxv4i16_nxv2i8_nxv4i16(<vscale x 4 x i16> %0, <vscale x 2 x i8> %1, <vscale x 4 x i16> %2, iXLen %3) nounwind {
  60 ; CHECK-LABEL: intrinsic_vwredsumu_vs_nxv4i16_nxv2i8_nxv4i16:
  61 ; CHECK:       # %bb.0: # %entry
  62 ; CHECK-NEXT:    vsetvli zero, a0, e8, mf4, tu, ma
  63 ; CHECK-NEXT:    vwredsumu.vs v8, v9, v10
  64 ; CHECK-NEXT:    ret
  65 entry:
  66   %a = call <vscale x 4 x i16> @llvm.riscv.vwredsumu.nxv4i16.nxv2i8(
  67     <vscale x 4 x i16> %0,
  68     <vscale x 2 x i8> %1,
  69     <vscale x 4 x i16> %2,
  70     iXLen %3)
  71
  72   ret <vscale x 4 x i16> %a
  73 }
  74
  75 declare <vscale x 4 x i16> @llvm.riscv.vwredsumu.mask.nxv4i16.nxv2i8.nxv4i16(
  76   <vscale x 4 x i16>,
  77   <vscale x 2 x i8>,
  78   <vscale x 4 x i16>,
  79   <vscale x 2 x i1>,
  80   iXLen);
  81
  82 define <vscale x 4 x i16> @intrinsic_vwredsumu_mask_vs_nxv4i16_nxv2i8_nxv4i16(<vscale x 4 x i16> %0, <vscale x 2 x i8> %1, <vscale x 4 x i16> %2, <vscale x 2 x i1> %3, iXLen %4) nounwind {
  83 ; CHECK-LABEL: intrinsic_vwredsumu_mask_vs_nxv4i16_nxv2i8_nxv4i16:
  84 ; CHECK:       # %bb.0: # %entry
  85 ; CHECK-NEXT:    vsetvli zero, a0, e8, mf4, tu, ma
  86 ; CHECK-NEXT:    vwredsumu.vs v8, v9, v10, v0.t
  87 ; CHECK-NEXT:    ret
  88 entry:
  89   %a = call <vscale x 4 x i16> @llvm.riscv.vwredsumu.mask.nxv4i16.nxv2i8.nxv4i16(
  90     <vscale x 4 x i16> %0,
  91     <vscale x 2 x i8> %1,
  92     <vscale x 4 x i16> %2,
  93     <vscale x 2 x i1> %3,
  94     iXLen %4)
  95
  96   ret <vscale x 4 x i16> %a
  97 }
  98
  99 declare <vscale x 4 x i16> @llvm.riscv.vwredsumu.nxv4i16.nxv4i8(
 100   <vscale x 4 x i16>,
 101   <vscale x 4 x i8>,
 102   <vscale x 4 x i16>,
 103   iXLen);
 104
 105 define <vscale x 4 x i16> @intrinsic_vwredsumu_vs_nxv4i16_nxv4i8_nxv4i16(<vscale x 4 x i16> %0, <vscale x 4 x i8> %1, <vscale x 4 x i16> %2, iXLen %3) nounwind {
 106 ; CHECK-LABEL: intrinsic_vwredsumu_vs_nxv4i16_nxv4i8_nxv4i16:
 107 ; CHECK:       # %bb.0: # %entry
 108 ; CHECK-NEXT:    vsetvli zero, a0, e8, mf2, tu, ma
 109 ; CHECK-NEXT:    vwredsumu.vs v8, v9, v10
 110 ; CHECK-NEXT:    ret
 111 entry:
 112   %a = call <vscale x 4 x i16> @llvm.riscv.vwredsumu.nxv4i16.nxv4i8(
 113     <vscale x 4 x i16> %0,
 114     <vscale x 4 x i8> %1,
 115     <vscale x 4 x i16> %2,
 116     iXLen %3)
 117
 118   ret <vscale x 4 x i16> %a
 119 }
 120
 121 declare <vscale x 4 x i16> @llvm.riscv.vwredsumu.mask.nxv4i16.nxv4i8.nxv4i16(
 122   <vscale x 4 x i16>,
 123   <vscale x 4 x i8>,
 124   <vscale x 4 x i16>,
 125   <vscale x 4 x i1>,
 126   iXLen);
 127
 128 define <vscale x 4 x i16> @intrinsic_vwredsumu_mask_vs_nxv4i16_nxv4i8_nxv4i16(<vscale x 4 x i16> %0, <vscale x 4 x i8> %1, <vscale x 4 x i16> %2, <vscale x 4 x i1> %3, iXLen %4) nounwind {
 129 ; CHECK-LABEL: intrinsic_vwredsumu_mask_vs_nxv4i16_nxv4i8_nxv4i16:
 130 ; CHECK:       # %bb.0: # %entry
 131 ; CHECK-NEXT:    vsetvli zero, a0, e8, mf2, tu, ma
 132 ; CHECK-NEXT:    vwredsumu.vs v8, v9, v10, v0.t
 133 ; CHECK-NEXT:    ret
 134 entry:
 135   %a = call <vscale x 4 x i16> @llvm.riscv.vwredsumu.mask.nxv4i16.nxv4i8.nxv4i16(
 136     <vscale x 4 x i16> %0,
 137     <vscale x 4 x i8> %1,
 138     <vscale x 4 x i16> %2,
 139     <vscale x 4 x i1> %3,
 140     iXLen %4)
 141
 142   ret <vscale x 4 x i16> %a
 143 }
 144
 145 declare <vscale x 4 x i16> @llvm.riscv.vwredsumu.nxv4i16.nxv8i8(
 146   <vscale x 4 x i16>,
 147   <vscale x 8 x i8>,
 148   <vscale x 4 x i16>,
 149   iXLen);
 150
 151 define <vscale x 4 x i16> @intrinsic_vwredsumu_vs_nxv4i16_nxv8i8_nxv4i16(<vscale x 4 x i16> %0, <vscale x 8 x i8> %1, <vscale x 4 x i16> %2, iXLen %3) nounwind {
 152 ; CHECK-LABEL: intrinsic_vwredsumu_vs_nxv4i16_nxv8i8_nxv4i16:
 153 ; CHECK:       # %bb.0: # %entry
 154 ; CHECK-NEXT:    vsetvli zero, a0, e8, m1, tu, ma
 155 ; CHECK-NEXT:    vwredsumu.vs v8, v9, v10
 156 ; CHECK-NEXT:    ret
 157 entry:
 158   %a = call <vscale x 4 x i16> @llvm.riscv.vwredsumu.nxv4i16.nxv8i8(
 159     <vscale x 4 x i16> %0,
 160     <vscale x 8 x i8> %1,
 161     <vscale x 4 x i16> %2,
 162     iXLen %3)
 163
 164   ret <vscale x 4 x i16> %a
 165 }
 166
 167 declare <vscale x 4 x i16> @llvm.riscv.vwredsumu.mask.nxv4i16.nxv8i8.nxv4i16(
 168   <vscale x 4 x i16>,
 169   <vscale x 8 x i8>,
 170   <vscale x 4 x i16>,
 171   <vscale x 8 x i1>,
 172   iXLen);
 173
 174 define <vscale x 4 x i16> @intrinsic_vwredsumu_mask_vs_nxv4i16_nxv8i8_nxv4i16(<vscale x 4 x i16> %0, <vscale x 8 x i8> %1, <vscale x 4 x i16> %2, <vscale x 8 x i1> %3, iXLen %4) nounwind {
 175 ; CHECK-LABEL: intrinsic_vwredsumu_mask_vs_nxv4i16_nxv8i8_nxv4i16:
 176 ; CHECK:       # %bb.0: # %entry
 177 ; CHECK-NEXT:    vsetvli zero, a0, e8, m1, tu, ma
 178 ; CHECK-NEXT:    vwredsumu.vs v8, v9, v10, v0.t
 179 ; CHECK-NEXT:    ret
 180 entry:
 181   %a = call <vscale x 4 x i16> @llvm.riscv.vwredsumu.mask.nxv4i16.nxv8i8.nxv4i16(
 182     <vscale x 4 x i16> %0,
 183     <vscale x 8 x i8> %1,
 184     <vscale x 4 x i16> %2,
 185     <vscale x 8 x i1> %3,
 186     iXLen %4)
 187
 188   ret <vscale x 4 x i16> %a
 189 }
 190
 191 declare <vscale x 4 x i16> @llvm.riscv.vwredsumu.nxv4i16.nxv16i8(
 192   <vscale x 4 x i16>,
 193   <vscale x 16 x i8>,
 194   <vscale x 4 x i16>,
 195   iXLen);
 196
 197 define <vscale x 4 x i16> @intrinsic_vwredsumu_vs_nxv4i16_nxv16i8_nxv4i16(<vscale x 4 x i16> %0, <vscale x 16 x i8> %1, <vscale x 4 x i16> %2, iXLen %3) nounwind {
 198 ; CHECK-LABEL: intrinsic_vwredsumu_vs_nxv4i16_nxv16i8_nxv4i16:
 199 ; CHECK:       # %bb.0: # %entry
 200 ; CHECK-NEXT:    vsetvli zero, a0, e8, m2, tu, ma
 201 ; CHECK-NEXT:    vwredsumu.vs v8, v10, v9
 202 ; CHECK-NEXT:    ret
 203 entry:
 204   %a = call <vscale x 4 x i16> @llvm.riscv.vwredsumu.nxv4i16.nxv16i8(
 205     <vscale x 4 x i16> %0,
 206     <vscale x 16 x i8> %1,
 207     <vscale x 4 x i16> %2,
 208     iXLen %3)
 209
 210   ret <vscale x 4 x i16> %a
 211 }
 212
 213 declare <vscale x 4 x i16> @llvm.riscv.vwredsumu.mask.nxv4i16.nxv16i8.nxv4i16(
 214   <vscale x 4 x i16>,
 215   <vscale x 16 x i8>,
 216   <vscale x 4 x i16>,
 217   <vscale x 16 x i1>,
 218   iXLen);
 219
 220 define <vscale x 4 x i16> @intrinsic_vwredsumu_mask_vs_nxv4i16_nxv16i8_nxv4i16(<vscale x 4 x i16> %0, <vscale x 16 x i8> %1, <vscale x 4 x i16> %2, <vscale x 16 x i1> %3, iXLen %4) nounwind {
 221 ; CHECK-LABEL: intrinsic_vwredsumu_mask_vs_nxv4i16_nxv16i8_nxv4i16:
 222 ; CHECK:       # %bb.0: # %entry
 223 ; CHECK-NEXT:    vsetvli zero, a0, e8, m2, tu, ma
 224 ; CHECK-NEXT:    vwredsumu.vs v8, v10, v9, v0.t
 225 ; CHECK-NEXT:    ret
 226 entry:
 227   %a = call <vscale x 4 x i16> @llvm.riscv.vwredsumu.mask.nxv4i16.nxv16i8.nxv4i16(
 228     <vscale x 4 x i16> %0,
 229     <vscale x 16 x i8> %1,
 230     <vscale x 4 x i16> %2,
 231     <vscale x 16 x i1> %3,
 232     iXLen %4)
 233
 234   ret <vscale x 4 x i16> %a
 235 }
 236
 237 declare <vscale x 4 x i16> @llvm.riscv.vwredsumu.nxv4i16.nxv32i8(
 238   <vscale x 4 x i16>,
 239   <vscale x 32 x i8>,
 240   <vscale x 4 x i16>,
 241   iXLen);
 242
 243 define <vscale x 4 x i16> @intrinsic_vwredsumu_vs_nxv4i16_nxv32i8_nxv4i16(<vscale x 4 x i16> %0, <vscale x 32 x i8> %1, <vscale x 4 x i16> %2, iXLen %3) nounwind {
 244 ; CHECK-LABEL: intrinsic_vwredsumu_vs_nxv4i16_nxv32i8_nxv4i16:
 245 ; CHECK:       # %bb.0: # %entry
 246 ; CHECK-NEXT:    vsetvli zero, a0, e8, m4, tu, ma
 247 ; CHECK-NEXT:    vwredsumu.vs v8, v12, v9
 248 ; CHECK-NEXT:    ret
 249 entry:
 250   %a = call <vscale x 4 x i16> @llvm.riscv.vwredsumu.nxv4i16.nxv32i8(
 251     <vscale x 4 x i16> %0,
 252     <vscale x 32 x i8> %1,
 253     <vscale x 4 x i16> %2,
 254     iXLen %3)
 255
 256   ret <vscale x 4 x i16> %a
 257 }
 258
 259 declare <vscale x 4 x i16> @llvm.riscv.vwredsumu.mask.nxv4i16.nxv32i8.nxv4i16(
 260   <vscale x 4 x i16>,
 261   <vscale x 32 x i8>,
 262   <vscale x 4 x i16>,
 263   <vscale x 32 x i1>,
 264   iXLen);
 265
 266 define <vscale x 4 x i16> @intrinsic_vwredsumu_mask_vs_nxv4i16_nxv32i8_nxv4i16(<vscale x 4 x i16> %0, <vscale x 32 x i8> %1, <vscale x 4 x i16> %2, <vscale x 32 x i1> %3, iXLen %4) nounwind {
 267 ; CHECK-LABEL: intrinsic_vwredsumu_mask_vs_nxv4i16_nxv32i8_nxv4i16:
 268 ; CHECK:       # %bb.0: # %entry
 269 ; CHECK-NEXT:    vsetvli zero, a0, e8, m4, tu, ma
 270 ; CHECK-NEXT:    vwredsumu.vs v8, v12, v9, v0.t
 271 ; CHECK-NEXT:    ret
 272 entry:
 273   %a = call <vscale x 4 x i16> @llvm.riscv.vwredsumu.mask.nxv4i16.nxv32i8.nxv4i16(
 274     <vscale x 4 x i16> %0,
 275     <vscale x 32 x i8> %1,
 276     <vscale x 4 x i16> %2,
 277     <vscale x 32 x i1> %3,
 278     iXLen %4)
 279
 280   ret <vscale x 4 x i16> %a
 281 }
 282
 283 declare <vscale x 4 x i16> @llvm.riscv.vwredsumu.nxv4i16.nxv64i8(
 284   <vscale x 4 x i16>,
 285   <vscale x 64 x i8>,
 286   <vscale x 4 x i16>,
 287   iXLen);
 288
 289 define <vscale x 4 x i16> @intrinsic_vwredsumu_vs_nxv4i16_nxv64i8_nxv4i16(<vscale x 4 x i16> %0, <vscale x 64 x i8> %1, <vscale x 4 x i16> %2, iXLen %3) nounwind {
 290 ; CHECK-LABEL: intrinsic_vwredsumu_vs_nxv4i16_nxv64i8_nxv4i16:
 291 ; CHECK:       # %bb.0: # %entry
 292 ; CHECK-NEXT:    vsetvli zero, a0, e8, m8, tu, ma
 293 ; CHECK-NEXT:    vwredsumu.vs v8, v16, v9
 294 ; CHECK-NEXT:    ret
 295 entry:
 296   %a = call <vscale x 4 x i16> @llvm.riscv.vwredsumu.nxv4i16.nxv64i8(
 297     <vscale x 4 x i16> %0,
 298     <vscale x 64 x i8> %1,
 299     <vscale x 4 x i16> %2,
 300     iXLen %3)
 301
 302   ret <vscale x 4 x i16> %a
 303 }
 304
 305 declare <vscale x 4 x i16> @llvm.riscv.vwredsumu.mask.nxv4i16.nxv64i8.nxv4i16(
 306   <vscale x 4 x i16>,
 307   <vscale x 64 x i8>,
 308   <vscale x 4 x i16>,
 309   <vscale x 64 x i1>,
 310   iXLen);
 311
 312 define <vscale x 4 x i16> @intrinsic_vwredsumu_mask_vs_nxv4i16_nxv64i8_nxv4i16(<vscale x 4 x i16> %0, <vscale x 64 x i8> %1, <vscale x 4 x i16> %2, <vscale x 64 x i1> %3, iXLen %4) nounwind {
 313 ; CHECK-LABEL: intrinsic_vwredsumu_mask_vs_nxv4i16_nxv64i8_nxv4i16:
 314 ; CHECK:       # %bb.0: # %entry
 315 ; CHECK-NEXT:    vsetvli zero, a0, e8, m8, tu, ma
 316 ; CHECK-NEXT:    vwredsumu.vs v8, v16, v9, v0.t
 317 ; CHECK-NEXT:    ret
 318 entry:
 319   %a = call <vscale x 4 x i16> @llvm.riscv.vwredsumu.mask.nxv4i16.nxv64i8.nxv4i16(
 320     <vscale x 4 x i16> %0,
 321     <vscale x 64 x i8> %1,
 322     <vscale x 4 x i16> %2,
 323     <vscale x 64 x i1> %3,
 324     iXLen %4)
 325
 326   ret <vscale x 4 x i16> %a
 327 }
 328
 329 declare <vscale x 2 x i32> @llvm.riscv.vwredsumu.nxv2i32.nxv1i16(
 330   <vscale x 2 x i32>,
 331   <vscale x 1 x i16>,
 332   <vscale x 2 x i32>,
 333   iXLen);
 334
 335 define <vscale x 2 x i32> @intrinsic_vwredsumu_vs_nxv2i32_nxv1i16_nxv2i32(<vscale x 2 x i32> %0, <vscale x 1 x i16> %1, <vscale x 2 x i32> %2, iXLen %3) nounwind {
 336 ; CHECK-LABEL: intrinsic_vwredsumu_vs_nxv2i32_nxv1i16_nxv2i32:
 337 ; CHECK:       # %bb.0: # %entry
 338 ; CHECK-NEXT:    vsetvli zero, a0, e16, mf4, tu, ma
 339 ; CHECK-NEXT:    vwredsumu.vs v8, v9, v10
 340 ; CHECK-NEXT:    ret
 341 entry:
 342   %a = call <vscale x 2 x i32> @llvm.riscv.vwredsumu.nxv2i32.nxv1i16(
 343     <vscale x 2 x i32> %0,
 344     <vscale x 1 x i16> %1,
 345     <vscale x 2 x i32> %2,
 346     iXLen %3)
 347
 348   ret <vscale x 2 x i32> %a
 349 }
 350
 351 declare <vscale x 2 x i32> @llvm.riscv.vwredsumu.mask.nxv2i32.nxv1i16.nxv2i32(
 352   <vscale x 2 x i32>,
 353   <vscale x 1 x i16>,
 354   <vscale x 2 x i32>,
 355   <vscale x 1 x i1>,
 356   iXLen);
 357
 358 define <vscale x 2 x i32> @intrinsic_vwredsumu_mask_vs_nxv2i32_nxv1i16_nxv2i32(<vscale x 2 x i32> %0, <vscale x 1 x i16> %1, <vscale x 2 x i32> %2, <vscale x 1 x i1> %3, iXLen %4) nounwind {
 359 ; CHECK-LABEL: intrinsic_vwredsumu_mask_vs_nxv2i32_nxv1i16_nxv2i32:
 360 ; CHECK:       # %bb.0: # %entry
 361 ; CHECK-NEXT:    vsetvli zero, a0, e16, mf4, tu, ma
 362 ; CHECK-NEXT:    vwredsumu.vs v8, v9, v10, v0.t
 363 ; CHECK-NEXT:    ret
 364 entry:
 365   %a = call <vscale x 2 x i32> @llvm.riscv.vwredsumu.mask.nxv2i32.nxv1i16.nxv2i32(
 366     <vscale x 2 x i32> %0,
 367     <vscale x 1 x i16> %1,
 368     <vscale x 2 x i32> %2,
 369     <vscale x 1 x i1> %3,
 370     iXLen %4)
 371
 372   ret <vscale x 2 x i32> %a
 373 }
 374
 375 declare <vscale x 2 x i32> @llvm.riscv.vwredsumu.nxv2i32.nxv2i16(
 376   <vscale x 2 x i32>,
 377   <vscale x 2 x i16>,
 378   <vscale x 2 x i32>,
 379   iXLen);
 380
 381 define <vscale x 2 x i32> @intrinsic_vwredsumu_vs_nxv2i32_nxv2i16_nxv2i32(<vscale x 2 x i32> %0, <vscale x 2 x i16> %1, <vscale x 2 x i32> %2, iXLen %3) nounwind {
 382 ; CHECK-LABEL: intrinsic_vwredsumu_vs_nxv2i32_nxv2i16_nxv2i32:
 383 ; CHECK:       # %bb.0: # %entry
 384 ; CHECK-NEXT:    vsetvli zero, a0, e16, mf2, tu, ma
 385 ; CHECK-NEXT:    vwredsumu.vs v8, v9, v10
 386 ; CHECK-NEXT:    ret
 387 entry:
 388   %a = call <vscale x 2 x i32> @llvm.riscv.vwredsumu.nxv2i32.nxv2i16(
 389     <vscale x 2 x i32> %0,
 390     <vscale x 2 x i16> %1,
 391     <vscale x 2 x i32> %2,
 392     iXLen %3)
 393
 394   ret <vscale x 2 x i32> %a
 395 }
 396
 397 declare <vscale x 2 x i32> @llvm.riscv.vwredsumu.mask.nxv2i32.nxv2i16.nxv2i32(
 398   <vscale x 2 x i32>,
 399   <vscale x 2 x i16>,
 400   <vscale x 2 x i32>,
 401   <vscale x 2 x i1>,
 402   iXLen);
 403
 404 define <vscale x 2 x i32> @intrinsic_vwredsumu_mask_vs_nxv2i32_nxv2i16_nxv2i32(<vscale x 2 x i32> %0, <vscale x 2 x i16> %1, <vscale x 2 x i32> %2, <vscale x 2 x i1> %3, iXLen %4) nounwind {
 405 ; CHECK-LABEL: intrinsic_vwredsumu_mask_vs_nxv2i32_nxv2i16_nxv2i32:
 406 ; CHECK:       # %bb.0: # %entry
 407 ; CHECK-NEXT:    vsetvli zero, a0, e16, mf2, tu, ma
 408 ; CHECK-NEXT:    vwredsumu.vs v8, v9, v10, v0.t
 409 ; CHECK-NEXT:    ret
 410 entry:
 411   %a = call <vscale x 2 x i32> @llvm.riscv.vwredsumu.mask.nxv2i32.nxv2i16.nxv2i32(
 412     <vscale x 2 x i32> %0,
 413     <vscale x 2 x i16> %1,
 414     <vscale x 2 x i32> %2,
 415     <vscale x 2 x i1> %3,
 416     iXLen %4)
 417
 418   ret <vscale x 2 x i32> %a
 419 }
 420
 421 declare <vscale x 2 x i32> @llvm.riscv.vwredsumu.nxv2i32.nxv4i16(
 422   <vscale x 2 x i32>,
 423   <vscale x 4 x i16>,
 424   <vscale x 2 x i32>,
 425   iXLen);
 426
 427 define <vscale x 2 x i32> @intrinsic_vwredsumu_vs_nxv2i32_nxv4i16_nxv2i32(<vscale x 2 x i32> %0, <vscale x 4 x i16> %1, <vscale x 2 x i32> %2, iXLen %3) nounwind {
 428 ; CHECK-LABEL: intrinsic_vwredsumu_vs_nxv2i32_nxv4i16_nxv2i32:
 429 ; CHECK:       # %bb.0: # %entry
 430 ; CHECK-NEXT:    vsetvli zero, a0, e16, m1, tu, ma
 431 ; CHECK-NEXT:    vwredsumu.vs v8, v9, v10
 432 ; CHECK-NEXT:    ret
 433 entry:
 434   %a = call <vscale x 2 x i32> @llvm.riscv.vwredsumu.nxv2i32.nxv4i16(
 435     <vscale x 2 x i32> %0,
 436     <vscale x 4 x i16> %1,
 437     <vscale x 2 x i32> %2,
 438     iXLen %3)
 439
 440   ret <vscale x 2 x i32> %a
 441 }
 442
 443 declare <vscale x 2 x i32> @llvm.riscv.vwredsumu.mask.nxv2i32.nxv4i16.nxv2i32(
 444   <vscale x 2 x i32>,
 445   <vscale x 4 x i16>,
 446   <vscale x 2 x i32>,
 447   <vscale x 4 x i1>,
 448   iXLen);
 449
 450 define <vscale x 2 x i32> @intrinsic_vwredsumu_mask_vs_nxv2i32_nxv4i16_nxv2i32(<vscale x 2 x i32> %0, <vscale x 4 x i16> %1, <vscale x 2 x i32> %2, <vscale x 4 x i1> %3, iXLen %4) nounwind {
 451 ; CHECK-LABEL: intrinsic_vwredsumu_mask_vs_nxv2i32_nxv4i16_nxv2i32:
 452 ; CHECK:       # %bb.0: # %entry
 453 ; CHECK-NEXT:    vsetvli zero, a0, e16, m1, tu, ma
 454 ; CHECK-NEXT:    vwredsumu.vs v8, v9, v10, v0.t
 455 ; CHECK-NEXT:    ret
 456 entry:
 457   %a = call <vscale x 2 x i32> @llvm.riscv.vwredsumu.mask.nxv2i32.nxv4i16.nxv2i32(
 458     <vscale x 2 x i32> %0,
 459     <vscale x 4 x i16> %1,
 460     <vscale x 2 x i32> %2,
 461     <vscale x 4 x i1> %3,
 462     iXLen %4)
 463
 464   ret <vscale x 2 x i32> %a
 465 }
 466
 467 declare <vscale x 2 x i32> @llvm.riscv.vwredsumu.nxv2i32.nxv8i16(
 468   <vscale x 2 x i32>,
 469   <vscale x 8 x i16>,
 470   <vscale x 2 x i32>,
 471   iXLen);
 472
 473 define <vscale x 2 x i32> @intrinsic_vwredsumu_vs_nxv2i32_nxv8i16_nxv2i32(<vscale x 2 x i32> %0, <vscale x 8 x i16> %1, <vscale x 2 x i32> %2, iXLen %3) nounwind {
 474 ; CHECK-LABEL: intrinsic_vwredsumu_vs_nxv2i32_nxv8i16_nxv2i32:
 475 ; CHECK:       # %bb.0: # %entry
 476 ; CHECK-NEXT:    vsetvli zero, a0, e16, m2, tu, ma
 477 ; CHECK-NEXT:    vwredsumu.vs v8, v10, v9
 478 ; CHECK-NEXT:    ret
 479 entry:
 480   %a = call <vscale x 2 x i32> @llvm.riscv.vwredsumu.nxv2i32.nxv8i16(
 481     <vscale x 2 x i32> %0,
 482     <vscale x 8 x i16> %1,
 483     <vscale x 2 x i32> %2,
 484     iXLen %3)
 485
 486   ret <vscale x 2 x i32> %a
 487 }
 488
 489 declare <vscale x 2 x i32> @llvm.riscv.vwredsumu.mask.nxv2i32.nxv8i16.nxv2i32(
 490   <vscale x 2 x i32>,
 491   <vscale x 8 x i16>,
 492   <vscale x 2 x i32>,
 493   <vscale x 8 x i1>,
 494   iXLen);
 495
 496 define <vscale x 2 x i32> @intrinsic_vwredsumu_mask_vs_nxv2i32_nxv8i16_nxv2i32(<vscale x 2 x i32> %0, <vscale x 8 x i16> %1, <vscale x 2 x i32> %2, <vscale x 8 x i1> %3, iXLen %4) nounwind {
 497 ; CHECK-LABEL: intrinsic_vwredsumu_mask_vs_nxv2i32_nxv8i16_nxv2i32:
 498 ; CHECK:       # %bb.0: # %entry
 499 ; CHECK-NEXT:    vsetvli zero, a0, e16, m2, tu, ma
 500 ; CHECK-NEXT:    vwredsumu.vs v8, v10, v9, v0.t
 501 ; CHECK-NEXT:    ret
 502 entry:
 503   %a = call <vscale x 2 x i32> @llvm.riscv.vwredsumu.mask.nxv2i32.nxv8i16.nxv2i32(
 504     <vscale x 2 x i32> %0,
 505     <vscale x 8 x i16> %1,
 506     <vscale x 2 x i32> %2,
 507     <vscale x 8 x i1> %3,
 508     iXLen %4)
 509
 510   ret <vscale x 2 x i32> %a
 511 }
 512
 513 declare <vscale x 2 x i32> @llvm.riscv.vwredsumu.nxv2i32.nxv16i16(
 514   <vscale x 2 x i32>,
 515   <vscale x 16 x i16>,
 516   <vscale x 2 x i32>,
 517   iXLen);
 518
 519 define <vscale x 2 x i32> @intrinsic_vwredsumu_vs_nxv2i32_nxv16i16_nxv2i32(<vscale x 2 x i32> %0, <vscale x 16 x i16> %1, <vscale x 2 x i32> %2, iXLen %3) nounwind {
 520 ; CHECK-LABEL: intrinsic_vwredsumu_vs_nxv2i32_nxv16i16_nxv2i32:
 521 ; CHECK:       # %bb.0: # %entry
 522 ; CHECK-NEXT:    vsetvli zero, a0, e16, m4, tu, ma
 523 ; CHECK-NEXT:    vwredsumu.vs v8, v12, v9
 524 ; CHECK-NEXT:    ret
 525 entry:
 526   %a = call <vscale x 2 x i32> @llvm.riscv.vwredsumu.nxv2i32.nxv16i16(
 527     <vscale x 2 x i32> %0,
 528     <vscale x 16 x i16> %1,
 529     <vscale x 2 x i32> %2,
 530     iXLen %3)
 531
 532   ret <vscale x 2 x i32> %a
 533 }
 534
 535 declare <vscale x 2 x i32> @llvm.riscv.vwredsumu.mask.nxv2i32.nxv16i16.nxv2i32(
 536   <vscale x 2 x i32>,
 537   <vscale x 16 x i16>,
 538   <vscale x 2 x i32>,
 539   <vscale x 16 x i1>,
 540   iXLen);
 541
 542 define <vscale x 2 x i32> @intrinsic_vwredsumu_mask_vs_nxv2i32_nxv16i16_nxv2i32(<vscale x 2 x i32> %0, <vscale x 16 x i16> %1, <vscale x 2 x i32> %2, <vscale x 16 x i1> %3, iXLen %4) nounwind {
 543 ; CHECK-LABEL: intrinsic_vwredsumu_mask_vs_nxv2i32_nxv16i16_nxv2i32:
 544 ; CHECK:       # %bb.0: # %entry
 545 ; CHECK-NEXT:    vsetvli zero, a0, e16, m4, tu, ma
 546 ; CHECK-NEXT:    vwredsumu.vs v8, v12, v9, v0.t
 547 ; CHECK-NEXT:    ret
 548 entry:
 549   %a = call <vscale x 2 x i32> @llvm.riscv.vwredsumu.mask.nxv2i32.nxv16i16.nxv2i32(
 550     <vscale x 2 x i32> %0,
 551     <vscale x 16 x i16> %1,
 552     <vscale x 2 x i32> %2,
 553     <vscale x 16 x i1> %3,
 554     iXLen %4)
 555
 556   ret <vscale x 2 x i32> %a
 557 }
 558
 559 declare <vscale x 2 x i32> @llvm.riscv.vwredsumu.nxv2i32.nxv32i16(
 560   <vscale x 2 x i32>,
 561   <vscale x 32 x i16>,
 562   <vscale x 2 x i32>,
 563   iXLen);
 564
 565 define <vscale x 2 x i32> @intrinsic_vwredsumu_vs_nxv2i32_nxv32i16_nxv2i32(<vscale x 2 x i32> %0, <vscale x 32 x i16> %1, <vscale x 2 x i32> %2, iXLen %3) nounwind {
 566 ; CHECK-LABEL: intrinsic_vwredsumu_vs_nxv2i32_nxv32i16_nxv2i32:
 567 ; CHECK:       # %bb.0: # %entry
 568 ; CHECK-NEXT:    vsetvli zero, a0, e16, m8, tu, ma
 569 ; CHECK-NEXT:    vwredsumu.vs v8, v16, v9
 570 ; CHECK-NEXT:    ret
 571 entry:
 572   %a = call <vscale x 2 x i32> @llvm.riscv.vwredsumu.nxv2i32.nxv32i16(
 573     <vscale x 2 x i32> %0,
 574     <vscale x 32 x i16> %1,
 575     <vscale x 2 x i32> %2,
 576     iXLen %3)
 577
 578   ret <vscale x 2 x i32> %a
 579 }
 580
 581 declare <vscale x 2 x i32> @llvm.riscv.vwredsumu.mask.nxv2i32.nxv32i16.nxv2i32(
 582   <vscale x 2 x i32>,
 583   <vscale x 32 x i16>,
 584   <vscale x 2 x i32>,
 585   <vscale x 32 x i1>,
 586   iXLen);
 587
 588 define <vscale x 2 x i32> @intrinsic_vwredsumu_mask_vs_nxv2i32_nxv32i16_nxv2i32(<vscale x 2 x i32> %0, <vscale x 32 x i16> %1, <vscale x 2 x i32> %2, <vscale x 32 x i1> %3, iXLen %4) nounwind {
 589 ; CHECK-LABEL: intrinsic_vwredsumu_mask_vs_nxv2i32_nxv32i16_nxv2i32:
 590 ; CHECK:       # %bb.0: # %entry
 591 ; CHECK-NEXT:    vsetvli zero, a0, e16, m8, tu, ma
 592 ; CHECK-NEXT:    vwredsumu.vs v8, v16, v9, v0.t
 593 ; CHECK-NEXT:    ret
 594 entry:
 595   %a = call <vscale x 2 x i32> @llvm.riscv.vwredsumu.mask.nxv2i32.nxv32i16.nxv2i32(
 596     <vscale x 2 x i32> %0,
 597     <vscale x 32 x i16> %1,
 598     <vscale x 2 x i32> %2,
 599     <vscale x 32 x i1> %3,
 600     iXLen %4)
 601
 602   ret <vscale x 2 x i32> %a
 603 }
 604
 605 declare <vscale x 1 x i64> @llvm.riscv.vwredsumu.nxv1i64.nxv1i32(
 606   <vscale x 1 x i64>,
 607   <vscale x 1 x i32>,
 608   <vscale x 1 x i64>,
 609   iXLen);
 610
 611 define <vscale x 1 x i64> @intrinsic_vwredsumu_vs_nxv1i64_nxv1i32_nxv1i64(<vscale x 1 x i64> %0, <vscale x 1 x i32> %1, <vscale x 1 x i64> %2, iXLen %3) nounwind {
 612 ; CHECK-LABEL: intrinsic_vwredsumu_vs_nxv1i64_nxv1i32_nxv1i64:
 613 ; CHECK:       # %bb.0: # %entry
 614 ; CHECK-NEXT:    vsetvli zero, a0, e32, mf2, tu, ma
 615 ; CHECK-NEXT:    vwredsumu.vs v8, v9, v10
 616 ; CHECK-NEXT:    ret
 617 entry:
 618   %a = call <vscale x 1 x i64> @llvm.riscv.vwredsumu.nxv1i64.nxv1i32(
 619     <vscale x 1 x i64> %0,
 620     <vscale x 1 x i32> %1,
 621     <vscale x 1 x i64> %2,
 622     iXLen %3)
 623
 624   ret <vscale x 1 x i64> %a
 625 }
 626
 627 declare <vscale x 1 x i64> @llvm.riscv.vwredsumu.mask.nxv1i64.nxv1i32.nxv1i64(
 628   <vscale x 1 x i64>,
 629   <vscale x 1 x i32>,
 630   <vscale x 1 x i64>,
 631   <vscale x 1 x i1>,
 632   iXLen);
 633
 634 define <vscale x 1 x i64> @intrinsic_vwredsumu_mask_vs_nxv1i64_nxv1i32_nxv1i64(<vscale x 1 x i64> %0, <vscale x 1 x i32> %1, <vscale x 1 x i64> %2, <vscale x 1 x i1> %3, iXLen %4) nounwind {
 635 ; CHECK-LABEL: intrinsic_vwredsumu_mask_vs_nxv1i64_nxv1i32_nxv1i64:
 636 ; CHECK:       # %bb.0: # %entry
 637 ; CHECK-NEXT:    vsetvli zero, a0, e32, mf2, tu, ma
 638 ; CHECK-NEXT:    vwredsumu.vs v8, v9, v10, v0.t
 639 ; CHECK-NEXT:    ret
 640 entry:
 641   %a = call <vscale x 1 x i64> @llvm.riscv.vwredsumu.mask.nxv1i64.nxv1i32.nxv1i64(
 642     <vscale x 1 x i64> %0,
 643     <vscale x 1 x i32> %1,
 644     <vscale x 1 x i64> %2,
 645     <vscale x 1 x i1> %3,
 646     iXLen %4)
 647
 648   ret <vscale x 1 x i64> %a
 649 }
 650
 651 declare <vscale x 1 x i64> @llvm.riscv.vwredsumu.nxv1i64.nxv2i32(
 652   <vscale x 1 x i64>,
 653   <vscale x 2 x i32>,
 654   <vscale x 1 x i64>,
 655   iXLen);
 656
 657 define <vscale x 1 x i64> @intrinsic_vwredsumu_vs_nxv1i64_nxv2i32_nxv1i64(<vscale x 1 x i64> %0, <vscale x 2 x i32> %1, <vscale x 1 x i64> %2, iXLen %3) nounwind {
 658 ; CHECK-LABEL: intrinsic_vwredsumu_vs_nxv1i64_nxv2i32_nxv1i64:
 659 ; CHECK:       # %bb.0: # %entry
 660 ; CHECK-NEXT:    vsetvli zero, a0, e32, m1, tu, ma
 661 ; CHECK-NEXT:    vwredsumu.vs v8, v9, v10
 662 ; CHECK-NEXT:    ret
 663 entry:
 664   %a = call <vscale x 1 x i64> @llvm.riscv.vwredsumu.nxv1i64.nxv2i32(
 665     <vscale x 1 x i64> %0,
 666     <vscale x 2 x i32> %1,
 667     <vscale x 1 x i64> %2,
 668     iXLen %3)
 669
 670   ret <vscale x 1 x i64> %a
 671 }
 672
 673 declare <vscale x 1 x i64> @llvm.riscv.vwredsumu.mask.nxv1i64.nxv2i32.nxv1i64(
 674   <vscale x 1 x i64>,
 675   <vscale x 2 x i32>,
 676   <vscale x 1 x i64>,
 677   <vscale x 2 x i1>,
 678   iXLen);
 679
 680 define <vscale x 1 x i64> @intrinsic_vwredsumu_mask_vs_nxv1i64_nxv2i32_nxv1i64(<vscale x 1 x i64> %0, <vscale x 2 x i32> %1, <vscale x 1 x i64> %2, <vscale x 2 x i1> %3, iXLen %4) nounwind {
 681 ; CHECK-LABEL: intrinsic_vwredsumu_mask_vs_nxv1i64_nxv2i32_nxv1i64:
 682 ; CHECK:       # %bb.0: # %entry
 683 ; CHECK-NEXT:    vsetvli zero, a0, e32, m1, tu, ma
 684 ; CHECK-NEXT:    vwredsumu.vs v8, v9, v10, v0.t
 685 ; CHECK-NEXT:    ret
 686 entry:
 687   %a = call <vscale x 1 x i64> @llvm.riscv.vwredsumu.mask.nxv1i64.nxv2i32.nxv1i64(
 688     <vscale x 1 x i64> %0,
 689     <vscale x 2 x i32> %1,
 690     <vscale x 1 x i64> %2,
 691     <vscale x 2 x i1> %3,
 692     iXLen %4)
 693
 694   ret <vscale x 1 x i64> %a
 695 }
 696
 697 declare <vscale x 1 x i64> @llvm.riscv.vwredsumu.nxv1i64.nxv4i32(
 698   <vscale x 1 x i64>,
 699   <vscale x 4 x i32>,
 700   <vscale x 1 x i64>,
 701   iXLen);
 702
 703 define <vscale x 1 x i64> @intrinsic_vwredsumu_vs_nxv1i64_nxv4i32_nxv1i64(<vscale x 1 x i64> %0, <vscale x 4 x i32> %1, <vscale x 1 x i64> %2, iXLen %3) nounwind {
 704 ; CHECK-LABEL: intrinsic_vwredsumu_vs_nxv1i64_nxv4i32_nxv1i64:
 705 ; CHECK:       # %bb.0: # %entry
 706 ; CHECK-NEXT:    vsetvli zero, a0, e32, m2, tu, ma
 707 ; CHECK-NEXT:    vwredsumu.vs v8, v10, v9
 708 ; CHECK-NEXT:    ret
 709 entry:
 710   %a = call <vscale x 1 x i64> @llvm.riscv.vwredsumu.nxv1i64.nxv4i32(
 711     <vscale x 1 x i64> %0,
 712     <vscale x 4 x i32> %1,
 713     <vscale x 1 x i64> %2,
 714     iXLen %3)
 715
 716   ret <vscale x 1 x i64> %a
 717 }
 718
 719 declare <vscale x 1 x i64> @llvm.riscv.vwredsumu.mask.nxv1i64.nxv4i32.nxv1i64(
 720   <vscale x 1 x i64>,
 721   <vscale x 4 x i32>,
 722   <vscale x 1 x i64>,
 723   <vscale x 4 x i1>,
 724   iXLen);
 725
 726 define <vscale x 1 x i64> @intrinsic_vwredsumu_mask_vs_nxv1i64_nxv4i32_nxv1i64(<vscale x 1 x i64> %0, <vscale x 4 x i32> %1, <vscale x 1 x i64> %2, <vscale x 4 x i1> %3, iXLen %4) nounwind {
 727 ; CHECK-LABEL: intrinsic_vwredsumu_mask_vs_nxv1i64_nxv4i32_nxv1i64:
 728 ; CHECK:       # %bb.0: # %entry
 729 ; CHECK-NEXT:    vsetvli zero, a0, e32, m2, tu, ma
 730 ; CHECK-NEXT:    vwredsumu.vs v8, v10, v9, v0.t
 731 ; CHECK-NEXT:    ret
 732 entry:
 733   %a = call <vscale x 1 x i64> @llvm.riscv.vwredsumu.mask.nxv1i64.nxv4i32.nxv1i64(
 734     <vscale x 1 x i64> %0,
 735     <vscale x 4 x i32> %1,
 736     <vscale x 1 x i64> %2,
 737     <vscale x 4 x i1> %3,
 738     iXLen %4)
 739
 740   ret <vscale x 1 x i64> %a
 741 }
 742
 743 declare <vscale x 1 x i64> @llvm.riscv.vwredsumu.nxv1i64.nxv8i32(
 744   <vscale x 1 x i64>,
 745   <vscale x 8 x i32>,
 746   <vscale x 1 x i64>,
 747   iXLen);
 748
 749 define <vscale x 1 x i64> @intrinsic_vwredsumu_vs_nxv1i64_nxv8i32_nxv1i64(<vscale x 1 x i64> %0, <vscale x 8 x i32> %1, <vscale x 1 x i64> %2, iXLen %3) nounwind {
 750 ; CHECK-LABEL: intrinsic_vwredsumu_vs_nxv1i64_nxv8i32_nxv1i64:
 751 ; CHECK:       # %bb.0: # %entry
 752 ; CHECK-NEXT:    vsetvli zero, a0, e32, m4, tu, ma
 753 ; CHECK-NEXT:    vwredsumu.vs v8, v12, v9
 754 ; CHECK-NEXT:    ret
 755 entry:
 756   %a = call <vscale x 1 x i64> @llvm.riscv.vwredsumu.nxv1i64.nxv8i32(
 757     <vscale x 1 x i64> %0,
 758     <vscale x 8 x i32> %1,
 759     <vscale x 1 x i64> %2,
 760     iXLen %3)
 761
 762   ret <vscale x 1 x i64> %a
 763 }
 764
 765 declare <vscale x 1 x i64> @llvm.riscv.vwredsumu.mask.nxv1i64.nxv8i32.nxv1i64(
 766   <vscale x 1 x i64>,
 767   <vscale x 8 x i32>,
 768   <vscale x 1 x i64>,
 769   <vscale x 8 x i1>,
 770   iXLen);
 771
 772 define <vscale x 1 x i64> @intrinsic_vwredsumu_mask_vs_nxv1i64_nxv8i32_nxv1i64(<vscale x 1 x i64> %0, <vscale x 8 x i32> %1, <vscale x 1 x i64> %2, <vscale x 8 x i1> %3, iXLen %4) nounwind {
 773 ; CHECK-LABEL: intrinsic_vwredsumu_mask_vs_nxv1i64_nxv8i32_nxv1i64:
 774 ; CHECK:       # %bb.0: # %entry
 775 ; CHECK-NEXT:    vsetvli zero, a0, e32, m4, tu, ma
 776 ; CHECK-NEXT:    vwredsumu.vs v8, v12, v9, v0.t
 777 ; CHECK-NEXT:    ret
 778 entry:
 779   %a = call <vscale x 1 x i64> @llvm.riscv.vwredsumu.mask.nxv1i64.nxv8i32.nxv1i64(
 780     <vscale x 1 x i64> %0,
 781     <vscale x 8 x i32> %1,
 782     <vscale x 1 x i64> %2,
 783     <vscale x 8 x i1> %3,
 784     iXLen %4)
 785
 786   ret <vscale x 1 x i64> %a
 787 }
 788
 789 declare <vscale x 1 x i64> @llvm.riscv.vwredsumu.nxv1i64.nxv16i32(
 790   <vscale x 1 x i64>,
 791   <vscale x 16 x i32>,
 792   <vscale x 1 x i64>,
 793   iXLen);
 794
 795 define <vscale x 1 x i64> @intrinsic_vwredsumu_vs_nxv1i64_nxv16i32_nxv1i64(<vscale x 1 x i64> %0, <vscale x 16 x i32> %1, <vscale x 1 x i64> %2, iXLen %3) nounwind {
 796 ; CHECK-LABEL: intrinsic_vwredsumu_vs_nxv1i64_nxv16i32_nxv1i64:
 797 ; CHECK:       # %bb.0: # %entry
 798 ; CHECK-NEXT:    vsetvli zero, a0, e32, m8, tu, ma
 799 ; CHECK-NEXT:    vwredsumu.vs v8, v16, v9
 800 ; CHECK-NEXT:    ret
 801 entry:
 802   %a = call <vscale x 1 x i64> @llvm.riscv.vwredsumu.nxv1i64.nxv16i32(
 803     <vscale x 1 x i64> %0,
 804     <vscale x 16 x i32> %1,
 805     <vscale x 1 x i64> %2,
 806     iXLen %3)
 807
 808   ret <vscale x 1 x i64> %a
 809 }
 810
 811 declare <vscale x 1 x i64> @llvm.riscv.vwredsumu.mask.nxv1i64.nxv16i32.nxv1i64(
 812   <vscale x 1 x i64>,
 813   <vscale x 16 x i32>,
 814   <vscale x 1 x i64>,
 815   <vscale x 16 x i1>,
 816   iXLen);
 817
 818 define <vscale x 1 x i64> @intrinsic_vwredsumu_mask_vs_nxv1i64_nxv16i32_nxv1i64(<vscale x 1 x i64> %0, <vscale x 16 x i32> %1, <vscale x 1 x i64> %2, <vscale x 16 x i1> %3, iXLen %4) nounwind {
 819 ; CHECK-LABEL: intrinsic_vwredsumu_mask_vs_nxv1i64_nxv16i32_nxv1i64:
 820 ; CHECK:       # %bb.0: # %entry
 821 ; CHECK-NEXT:    vsetvli zero, a0, e32, m8, tu, ma
 822 ; CHECK-NEXT:    vwredsumu.vs v8, v16, v9, v0.t
 823 ; CHECK-NEXT:    ret
 824 entry:
 825   %a = call <vscale x 1 x i64> @llvm.riscv.vwredsumu.mask.nxv1i64.nxv16i32.nxv1i64(
 826     <vscale x 1 x i64> %0,
 827     <vscale x 16 x i32> %1,
 828     <vscale x 1 x i64> %2,
 829     <vscale x 16 x i1> %3,
 830     iXLen %4)
 831
 832   ret <vscale x 1 x i64> %a
 833 }