llvm/test/CodeGen/RISCV/rvv/xtheadvdot-vmaqaus.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: sed 's/iXLen/i32/g' %s | llc -mtriple=riscv32 -mattr=+xtheadvdot \
   3 ; RUN:   -verify-machineinstrs | FileCheck %s
   4 ; RUN: sed 's/iXLen/i64/g' %s | llc -mtriple=riscv64 -mattr=+xtheadvdot \
   5 ; RUN:   -verify-machineinstrs | FileCheck %s
   6
   7 declare <vscale x 1 x i32> @llvm.riscv.th.vmaqaus.nxv1i32.i8(
   8   <vscale x 1 x i32>,
   9   i8,
  10   <vscale x 4 x i8>,
  11   iXLen,
  12   iXLen);
  13
  14 define <vscale x 1 x i32>  @intrinsic_th_vmaqaus_vx_nxv1i32_i8_nxv4i8(<vscale x 1 x i32> %0, i8 %1, <vscale x 4 x i8> %2, iXLen %3) nounwind {
  15 ; CHECK-LABEL: intrinsic_th_vmaqaus_vx_nxv1i32_i8_nxv4i8:
  16 ; CHECK:       # %bb.0: # %entry
  17 ; CHECK-NEXT:    vsetvli zero, a1, e32, mf2, tu, ma
  18 ; CHECK-NEXT:    th.vmaqaus.vx v8, a0, v9
  19 ; CHECK-NEXT:    ret
  20 entry:
  21   %a = call <vscale x 1 x i32> @llvm.riscv.th.vmaqaus.nxv1i32.i8(
  22     <vscale x 1 x i32> %0,
  23     i8 %1,
  24     <vscale x 4 x i8> %2,
  25     iXLen %3, iXLen 0)
  26
  27   ret <vscale x 1 x i32> %a
  28 }
  29
  30 declare <vscale x 1 x i32> @llvm.riscv.th.vmaqaus.mask.nxv1i32.i8(
  31   <vscale x 1 x i32>,
  32   i8,
  33   <vscale x 4 x i8>,
  34   <vscale x 4 x i1>,
  35   iXLen, iXLen);
  36
  37 define <vscale x 1 x i32> @intrinsic_th_vmaqaus_mask_vx_nxv1i32_i8_nxv4i8(<vscale x 1 x i32> %0, i8 %1, <vscale x 4 x i8> %2, <vscale x 4 x i1> %3, iXLen %4) nounwind {
  38 ; CHECK-LABEL: intrinsic_th_vmaqaus_mask_vx_nxv1i32_i8_nxv4i8:
  39 ; CHECK:       # %bb.0: # %entry
  40 ; CHECK-NEXT:    vsetvli zero, a1, e32, mf2, tu, mu
  41 ; CHECK-NEXT:    th.vmaqaus.vx v8, a0, v9, v0.t
  42 ; CHECK-NEXT:    ret
  43 entry:
  44   %a = call <vscale x 1 x i32> @llvm.riscv.th.vmaqaus.mask.nxv1i32.i8(
  45     <vscale x 1 x i32> %0,
  46     i8 %1,
  47     <vscale x 4 x i8> %2,
  48     <vscale x 4 x i1> %3,
  49     iXLen %4, iXLen 0)
  50
  51   ret <vscale x 1 x i32> %a
  52 }
  53
  54 declare <vscale x 2 x i32> @llvm.riscv.th.vmaqaus.nxv2i32.i8(
  55   <vscale x 2 x i32>,
  56   i8,
  57   <vscale x 8 x i8>,
  58   iXLen,
  59   iXLen);
  60
  61 define <vscale x 2 x i32>  @intrinsic_th_vmaqaus_vx_nxv2i32_i8_nxv8i8(<vscale x 2 x i32> %0, i8 %1, <vscale x 8 x i8> %2, iXLen %3) nounwind {
  62 ; CHECK-LABEL: intrinsic_th_vmaqaus_vx_nxv2i32_i8_nxv8i8:
  63 ; CHECK:       # %bb.0: # %entry
  64 ; CHECK-NEXT:    vsetvli zero, a1, e32, m1, tu, ma
  65 ; CHECK-NEXT:    th.vmaqaus.vx v8, a0, v9
  66 ; CHECK-NEXT:    ret
  67 entry:
  68   %a = call <vscale x 2 x i32> @llvm.riscv.th.vmaqaus.nxv2i32.i8(
  69     <vscale x 2 x i32> %0,
  70     i8 %1,
  71     <vscale x 8 x i8> %2,
  72     iXLen %3, iXLen 0)
  73
  74   ret <vscale x 2 x i32> %a
  75 }
  76
  77 declare <vscale x 2 x i32> @llvm.riscv.th.vmaqaus.mask.nxv2i32.i8(
  78   <vscale x 2 x i32>,
  79   i8,
  80   <vscale x 8 x i8>,
  81   <vscale x 8 x i1>,
  82   iXLen, iXLen);
  83
  84 define <vscale x 2 x i32> @intrinsic_th_vmaqaus_mask_vx_nxv2i32_i8_nxv8i8(<vscale x 2 x i32> %0, i8 %1, <vscale x 8 x i8> %2, <vscale x 8 x i1> %3, iXLen %4) nounwind {
  85 ; CHECK-LABEL: intrinsic_th_vmaqaus_mask_vx_nxv2i32_i8_nxv8i8:
  86 ; CHECK:       # %bb.0: # %entry
  87 ; CHECK-NEXT:    vsetvli zero, a1, e32, m1, tu, mu
  88 ; CHECK-NEXT:    th.vmaqaus.vx v8, a0, v9, v0.t
  89 ; CHECK-NEXT:    ret
  90 entry:
  91   %a = call <vscale x 2 x i32> @llvm.riscv.th.vmaqaus.mask.nxv2i32.i8(
  92     <vscale x 2 x i32> %0,
  93     i8 %1,
  94     <vscale x 8 x i8> %2,
  95     <vscale x 8 x i1> %3,
  96     iXLen %4, iXLen 0)
  97
  98   ret <vscale x 2 x i32> %a
  99 }
 100
 101 declare <vscale x 4 x i32> @llvm.riscv.th.vmaqaus.nxv4i32.i8(
 102   <vscale x 4 x i32>,
 103   i8,
 104   <vscale x 16 x i8>,
 105   iXLen,
 106   iXLen);
 107
 108 define <vscale x 4 x i32>  @intrinsic_th_vmaqaus_vx_nxv4i32_i8_nxv16i8(<vscale x 4 x i32> %0, i8 %1, <vscale x 16 x i8> %2, iXLen %3) nounwind {
 109 ; CHECK-LABEL: intrinsic_th_vmaqaus_vx_nxv4i32_i8_nxv16i8:
 110 ; CHECK:       # %bb.0: # %entry
 111 ; CHECK-NEXT:    vsetvli zero, a1, e32, m2, tu, ma
 112 ; CHECK-NEXT:    th.vmaqaus.vx v8, a0, v10
 113 ; CHECK-NEXT:    ret
 114 entry:
 115   %a = call <vscale x 4 x i32> @llvm.riscv.th.vmaqaus.nxv4i32.i8(
 116     <vscale x 4 x i32> %0,
 117     i8 %1,
 118     <vscale x 16 x i8> %2,
 119     iXLen %3, iXLen 0)
 120
 121   ret <vscale x 4 x i32> %a
 122 }
 123
 124 declare <vscale x 4 x i32> @llvm.riscv.th.vmaqaus.mask.nxv4i32.i8(
 125   <vscale x 4 x i32>,
 126   i8,
 127   <vscale x 16 x i8>,
 128   <vscale x 16 x i1>,
 129   iXLen, iXLen);
 130
 131 define <vscale x 4 x i32> @intrinsic_th_vmaqaus_mask_vx_nxv4i32_i8_nxv16i8(<vscale x 4 x i32> %0, i8 %1, <vscale x 16 x i8> %2, <vscale x 16 x i1> %3, iXLen %4) nounwind {
 132 ; CHECK-LABEL: intrinsic_th_vmaqaus_mask_vx_nxv4i32_i8_nxv16i8:
 133 ; CHECK:       # %bb.0: # %entry
 134 ; CHECK-NEXT:    vsetvli zero, a1, e32, m2, tu, mu
 135 ; CHECK-NEXT:    th.vmaqaus.vx v8, a0, v10, v0.t
 136 ; CHECK-NEXT:    ret
 137 entry:
 138   %a = call <vscale x 4 x i32> @llvm.riscv.th.vmaqaus.mask.nxv4i32.i8(
 139     <vscale x 4 x i32> %0,
 140     i8 %1,
 141     <vscale x 16 x i8> %2,
 142     <vscale x 16 x i1> %3,
 143     iXLen %4, iXLen 0)
 144
 145   ret <vscale x 4 x i32> %a
 146 }
 147
 148 declare <vscale x 8 x i32> @llvm.riscv.th.vmaqaus.nxv8i32.i8(
 149   <vscale x 8 x i32>,
 150   i8,
 151   <vscale x 32 x i8>,
 152   iXLen,
 153   iXLen);
 154
 155 define <vscale x 8 x i32>  @intrinsic_th_vmaqaus_vx_nxv8i32_i8_nxv32i8(<vscale x 8 x i32> %0, i8 %1, <vscale x 32 x i8> %2, iXLen %3) nounwind {
 156 ; CHECK-LABEL: intrinsic_th_vmaqaus_vx_nxv8i32_i8_nxv32i8:
 157 ; CHECK:       # %bb.0: # %entry
 158 ; CHECK-NEXT:    vsetvli zero, a1, e32, m4, tu, ma
 159 ; CHECK-NEXT:    th.vmaqaus.vx v8, a0, v12
 160 ; CHECK-NEXT:    ret
 161 entry:
 162   %a = call <vscale x 8 x i32> @llvm.riscv.th.vmaqaus.nxv8i32.i8(
 163     <vscale x 8 x i32> %0,
 164     i8 %1,
 165     <vscale x 32 x i8> %2,
 166     iXLen %3, iXLen 0)
 167
 168   ret <vscale x 8 x i32> %a
 169 }
 170
 171 declare <vscale x 8 x i32> @llvm.riscv.th.vmaqaus.mask.nxv8i32.i8(
 172   <vscale x 8 x i32>,
 173   i8,
 174   <vscale x 32 x i8>,
 175   <vscale x 32 x i1>,
 176   iXLen, iXLen);
 177
 178 define <vscale x 8 x i32> @intrinsic_th_vmaqaus_mask_vx_nxv8i32_i8_nxv32i8(<vscale x 8 x i32> %0, i8 %1, <vscale x 32 x i8> %2, <vscale x 32 x i1> %3, iXLen %4) nounwind {
 179 ; CHECK-LABEL: intrinsic_th_vmaqaus_mask_vx_nxv8i32_i8_nxv32i8:
 180 ; CHECK:       # %bb.0: # %entry
 181 ; CHECK-NEXT:    vsetvli zero, a1, e32, m4, tu, mu
 182 ; CHECK-NEXT:    th.vmaqaus.vx v8, a0, v12, v0.t
 183 ; CHECK-NEXT:    ret
 184 entry:
 185   %a = call <vscale x 8 x i32> @llvm.riscv.th.vmaqaus.mask.nxv8i32.i8(
 186     <vscale x 8 x i32> %0,
 187     i8 %1,
 188     <vscale x 32 x i8> %2,
 189     <vscale x 32 x i1> %3,
 190     iXLen %4, iXLen 0)
 191
 192   ret <vscale x 8 x i32> %a
 193 }