llvm/test/CodeGen/Thumb2/LowOverheadLoops/vctp-subi3.mir

   1 # NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py
   2 # RUN: llc -mtriple=thumbv8.1m.main -mattr=+mve,+lob -run-pass=arm-low-overhead-loops --verify-machineinstrs %s -o - | FileCheck %s
   3
   4 --- |
   5   define dso_local void @vctp_tsubi3(ptr noalias nocapture %A, ptr noalias nocapture readonly %B, ptr noalias nocapture readonly %C, i32 %N) local_unnamed_addr #0 {
   6   entry:
   7     %cmp8 = icmp sgt i32 %N, 0
   8     %0 = add i32 %N, 3
   9     %1 = lshr i32 %0, 2
  10     %2 = shl nuw i32 %1, 2
  11     %3 = add i32 %2, -4
  12     %4 = lshr i32 %3, 2
  13     %5 = add nuw nsw i32 %4, 1
  14     br i1 %cmp8, label %vector.ph, label %for.cond.cleanup
  15
  16   vector.ph:                                        ; preds = %entry
  17     %start = call i32 @llvm.start.loop.iterations.i32(i32 %5)
  18     br label %vector.body
  19
  20   vector.body:                                      ; preds = %vector.body, %vector.ph
  21     %lsr.iv17 = phi ptr [ %scevgep18, %vector.body ], [ %A, %vector.ph ]
  22     %lsr.iv14 = phi ptr [ %scevgep15, %vector.body ], [ %C, %vector.ph ]
  23     %lsr.iv = phi ptr [ %scevgep, %vector.body ], [ %B, %vector.ph ]
  24     %6 = phi i32 [ %start, %vector.ph ], [ %11, %vector.body ]
  25     %7 = phi i32 [ %N, %vector.ph ], [ %9, %vector.body ]
  26     %lsr.iv13 = bitcast ptr %lsr.iv to ptr
  27     %lsr.iv1416 = bitcast ptr %lsr.iv14 to ptr
  28     %lsr.iv1719 = bitcast ptr %lsr.iv17 to ptr
  29     %8 = call <4 x i1> @llvm.arm.mve.vctp32(i32 %7)
  30     %9 = sub i32 %7, 5
  31     %wide.masked.load = call <4 x i32> @llvm.masked.load.v4i32.p0(ptr %lsr.iv13, i32 4, <4 x i1> %8, <4 x i32> undef)
  32     %wide.masked.load12 = call <4 x i32> @llvm.masked.load.v4i32.p0(ptr %lsr.iv1416, i32 4, <4 x i1> %8, <4 x i32> undef)
  33     %10 = add nsw <4 x i32> %wide.masked.load12, %wide.masked.load
  34     call void @llvm.masked.store.v4i32.p0(<4 x i32> %10, ptr %lsr.iv1719, i32 4, <4 x i1> %8)
  35     %scevgep = getelementptr i32, ptr %lsr.iv, i32 4
  36     %scevgep15 = getelementptr i32, ptr %lsr.iv14, i32 4
  37     %scevgep18 = getelementptr i32, ptr %lsr.iv17, i32 4
  38     %11 = call i32 @llvm.loop.decrement.reg.i32.i32.i32(i32 %6, i32 1)
  39     %12 = icmp ne i32 %11, 0
  40     br i1 %12, label %vector.body, label %for.cond.cleanup
  41
  42   for.cond.cleanup:                                 ; preds = %vector.body, %entry
  43     ret void
  44   }
  45   declare i32 @llvm.start.loop.iterations.i32(i32) #1
  46   declare <4 x i1> @llvm.arm.mve.vctp32(i32) #2
  47   declare i32 @llvm.loop.decrement.reg.i32.i32.i32(i32, i32) #1
  48   declare void @llvm.lifetime.start.p0(i64 immarg, ptr nocapture) #3
  49   declare <4 x i32> @llvm.masked.load.v4i32.p0(ptr, i32 immarg, <4 x i1>, <4 x i32>) #4
  50   declare void @llvm.masked.store.v4i32.p0(<4 x i32>, ptr, i32 immarg, <4 x i1>) #3
  51
  52 ...
  53 ---
  54 name:            vctp_tsubi3
  55 alignment:       2
  56 exposesReturnsTwice: false
  57 legalized:       false
  58 regBankSelected: false
  59 selected:        false
  60 failedISel:      false
  61 tracksRegLiveness: true
  62 hasWinCFI:       false
  63 registers:       []
  64 liveins:
  65   - { reg: '$r0', virtual-reg: '' }
  66   - { reg: '$r1', virtual-reg: '' }
  67   - { reg: '$r2', virtual-reg: '' }
  68   - { reg: '$r3', virtual-reg: '' }
  69 frameInfo:
  70   isFrameAddressTaken: false
  71   isReturnAddressTaken: false
  72   hasStackMap:     false
  73   hasPatchPoint:   false
  74   stackSize:       8
  75   offsetAdjustment: 0
  76   maxAlignment:    4
  77   adjustsStack:    false
  78   hasCalls:        false
  79   stackProtector:  ''
  80   maxCallFrameSize: 0
  81   cvBytesOfCalleeSavedRegisters: 0
  82   hasOpaqueSPAdjustment: false
  83   hasVAStart:      false
  84   hasMustTailInVarArgFunc: false
  85   localFrameSize:  0
  86   savePoint:       ''
  87   restorePoint:    ''
  88 fixedStack:      []
  89 stack:
  90   - { id: 0, name: '', type: spill-slot, offset: -4, size: 4, alignment: 4,
  91       stack-id: default, callee-saved-register: '$lr', callee-saved-restored: false,
  92       debug-info-variable: '', debug-info-expression: '', debug-info-location: '' }
  93   - { id: 1, name: '', type: spill-slot, offset: -8, size: 4, alignment: 4,
  94       stack-id: default, callee-saved-register: '$r7', callee-saved-restored: true,
  95       debug-info-variable: '', debug-info-expression: '', debug-info-location: '' }
  96 callSites:       []
  97 constants:       []
  98 machineFunctionInfo: {}
  99 body:             |
 100   ; CHECK-LABEL: name: vctp_tsubi3
 101   ; CHECK: bb.0.entry:
 102   ; CHECK-NEXT:   successors: %bb.1(0x80000000)
 103   ; CHECK-NEXT:   liveins: $lr, $r0, $r1, $r2, $r3, $r7
 104   ; CHECK-NEXT: {{  $}}
 105   ; CHECK-NEXT:   frame-setup tPUSH 14 /* CC::al */, $noreg, killed $r7, killed $lr, implicit-def $sp, implicit $sp
 106   ; CHECK-NEXT:   frame-setup CFI_INSTRUCTION def_cfa_offset 8
 107   ; CHECK-NEXT:   frame-setup CFI_INSTRUCTION offset $lr, -4
 108   ; CHECK-NEXT:   frame-setup CFI_INSTRUCTION offset $r7, -8
 109   ; CHECK-NEXT:   tCMPi8 renamable $r3, 1, 14 /* CC::al */, $noreg, implicit-def $cpsr
 110   ; CHECK-NEXT:   t2IT 11, 8, implicit-def $itstate
 111   ; CHECK-NEXT:   tPOP_RET 11 /* CC::lt */, killed $cpsr, def $r7, def $pc, implicit killed $itstate
 112   ; CHECK-NEXT: {{  $}}
 113   ; CHECK-NEXT: bb.1.vector.ph:
 114   ; CHECK-NEXT:   successors: %bb.2(0x80000000)
 115   ; CHECK-NEXT:   liveins: $r0, $r1, $r2, $r3
 116   ; CHECK-NEXT: {{  $}}
 117   ; CHECK-NEXT:   $lr = MVE_DLSTP_32 killed renamable $r3
 118   ; CHECK-NEXT: {{  $}}
 119   ; CHECK-NEXT: bb.2.vector.body:
 120   ; CHECK-NEXT:   successors: %bb.2(0x7c000000), %bb.3(0x04000000)
 121   ; CHECK-NEXT:   liveins: $lr, $r0, $r1, $r2
 122   ; CHECK-NEXT: {{  $}}
 123   ; CHECK-NEXT:   renamable $r1, renamable $q0 = MVE_VLDRWU32_post killed renamable $r1, 16, 0, $noreg, $noreg :: (load (s128) from %ir.lsr.iv13, align 4)
 124   ; CHECK-NEXT:   renamable $r2, renamable $q1 = MVE_VLDRWU32_post killed renamable $r2, 16, 0, $noreg, $noreg :: (load (s128) from %ir.lsr.iv1416, align 4)
 125   ; CHECK-NEXT:   renamable $q0 = nsw MVE_VADDi32 killed renamable $q1, killed renamable $q0, 0, $noreg, $noreg, undef renamable $q0
 126   ; CHECK-NEXT:   renamable $r0 = MVE_VSTRWU32_post killed renamable $q0, killed renamable $r0, 16, 0, killed $noreg, $noreg :: (store (s128) into %ir.lsr.iv1719, align 4)
 127   ; CHECK-NEXT:   $lr = MVE_LETP killed renamable $lr, %bb.2
 128   ; CHECK-NEXT: {{  $}}
 129   ; CHECK-NEXT: bb.3.for.cond.cleanup:
 130   ; CHECK-NEXT:   tPOP_RET 14 /* CC::al */, $noreg, def $r7, def $pc
 131   bb.0.entry:
 132     successors: %bb.1(0x80000000)
 133     liveins: $r0, $r1, $r2, $r3, $r7, $lr
 134
 135     frame-setup tPUSH 14, $noreg, killed $r7, killed $lr, implicit-def $sp, implicit $sp
 136     frame-setup CFI_INSTRUCTION def_cfa_offset 8
 137     frame-setup CFI_INSTRUCTION offset $lr, -4
 138     frame-setup CFI_INSTRUCTION offset $r7, -8
 139     tCMPi8 renamable $r3, 1, 14, $noreg, implicit-def $cpsr
 140     t2IT 11, 8, implicit-def $itstate
 141     tPOP_RET 11, killed $cpsr, def $r7, def $pc, implicit killed $itstate
 142
 143   bb.1.vector.ph:
 144     successors: %bb.2(0x80000000)
 145     liveins: $r0, $r1, $r2, $r3, $r7, $lr
 146
 147     renamable $r12 = t2ADDri renamable $r3, 3, 14, $noreg, $noreg
 148     renamable $lr = t2MOVi 1, 14, $noreg, $noreg
 149     renamable $r12 = t2BICri killed renamable $r12, 3, 14, $noreg, $noreg
 150     renamable $r12 = t2SUBri killed renamable $r12, 4, 14, $noreg, $noreg
 151     renamable $lr = nuw nsw t2ADDrs killed renamable $lr, killed renamable $r12, 19, 14, $noreg, $noreg
 152     $lr = t2DoLoopStart renamable $lr
 153
 154   bb.2.vector.body:
 155     successors: %bb.2(0x7c000000), %bb.3(0x04000000)
 156     liveins: $lr, $r0, $r1, $r2, $r3
 157
 158     renamable $vpr = MVE_VCTP32 renamable $r3, 0, $noreg, $noreg
 159     MVE_VPST 4, implicit $vpr
 160     renamable $r1, renamable $q0 = MVE_VLDRWU32_post killed renamable $r1, 16, 1, renamable $vpr, $noreg :: (load (s128) from %ir.lsr.iv13, align 4)
 161     renamable $r2, renamable $q1 = MVE_VLDRWU32_post killed renamable $r2, 16, 1, renamable $vpr, $noreg :: (load (s128) from %ir.lsr.iv1416, align 4)
 162     renamable $r3, dead $cpsr = tSUBi3 killed renamable $r3, 4, 14, $noreg
 163     renamable $q0 = nsw MVE_VADDi32 killed renamable $q1, killed renamable $q0, 0, $noreg, $noreg, undef renamable $q0
 164     MVE_VPST 8, implicit $vpr
 165     renamable $r0 = MVE_VSTRWU32_post killed renamable $q0, killed renamable $r0, 16, 1, killed renamable $vpr, $noreg :: (store (s128) into %ir.lsr.iv1719, align 4)
 166     renamable $lr = t2LoopDec killed renamable $lr, 1
 167     t2LoopEnd renamable $lr, %bb.2, implicit-def dead $cpsr
 168     tB %bb.3, 14, $noreg
 169
 170   bb.3.for.cond.cleanup:
 171     tPOP_RET 14, $noreg, def $r7, def $pc
 172
 173 ...