llvm/docs/RISCVUsage.rst

   1 =============================
   2 User Guide for RISC-V Target
   3 =============================
   4
   5 .. contents::
   6    :local:
   7
   8 Introduction
   9 ============
  10
  11 The RISC-V target provides code generation for processors implementing
  12 supported variations of the RISC-V specification.  It lives in the
  13 ``llvm/lib/Target/RISCV`` directory.
  14
  15 Specification Documents
  16 =======================
  17
  18 There have been a number of revisions to the RISC-V specifications. LLVM aims
  19 to implement the most recent ratified version of the standard RISC-V base ISAs
  20 and ISA extensions with pragmatic variances. The most recent specification can
  21 be found at: https://github.com/riscv/riscv-isa-manual/releases/.
  22
  23 `The official RISC-V International specification page
  24 <https://riscv.org/technical/specifications/>`_. is also worth checking, but
  25 tends to significantly lag the specifications linked above. Make sure to check
  26 the `wiki for not yet integrated extensions
  27 <https://wiki.riscv.org/display/HOME/Recently+Ratified+Extensions>`_ and note
  28 that in addition, we sometimes carry support for extensions that have not yet
  29 been ratified (these will be marked as experimental - see below) and support
  30 various vendor-specific extensions (see below).
  31
  32 The current known variances from the specification are:
  33
  34 * Unconditionally allowing instructions from zifencei, zicsr, zicntr, and
  35   zihpm without gating them on the extensions being enabled.  Previous
  36   revisions of the specification included these instructions in the base
  37   ISA, and we preserve this behavior to avoid breaking existing code.  If
  38   a future revision of the specification reuses these opcodes for other
  39   extensions, we may need to reevaluate this choice, and thus recommend
  40   users migrate build systems so as not to rely on this.
  41 * Allowing CSRs to be named without gating on specific extensions.  This
  42   applies to all CSR names, not just those in zicsr, zicntr, and zihpm.
  43 * The ordering of ``z*``, ``s*``, and ``x*`` prefixed extension names is not
  44   enforced in user-specified ISA naming strings (e.g. ``-march``).
  45
  46 We are actively deciding not to support multiple specification revisions
  47 at this time. We acknowledge a likely future need, but actively defer the
  48 decisions making around handling this until we have a concrete example of
  49 real hardware having shipped and an incompatible change to the
  50 specification made afterwards.
  51
  52 Base ISAs
  53 =========
  54
  55 The specification defines five base instruction sets: RV32I, RV32E, RV64I,
  56 RV64E, and RV128I. Currently, LLVM fully supports RV32I, and RV64I.  RV32E and
  57 RV64E are supported by the assembly-based tools only.  RV128I is not supported.
  58
  59 To specify the target triple:
  60
  61   .. table:: RISC-V Architectures
  62
  63      ============ ==============================================================
  64      Architecture Description
  65      ============ ==============================================================
  66      ``riscv32``   RISC-V with XLEN=32 (i.e. RV32I or RV32E)
  67      ``riscv64``   RISC-V with XLEN=64 (i.e. RV64I or RV64E)
  68      ============ ==============================================================
  69
  70 To select an E variant ISA (e.g. RV32E instead of RV32I), use the base
  71 architecture string (e.g. ``riscv32``) with the extension ``e``.
  72
  73 .. _riscv-extensions:
  74
  75 Extensions
  76 ==========
  77
  78 The following table provides a status summary for extensions which have been
  79 ratified and thus have finalized specifications.  When relevant, detailed notes
  80 on support follow.
  81
  82   .. table:: Ratified Extensions by Status
  83
  84      ===============  =========================================================
  85      Extension        Status
  86      ===============  =========================================================
  87      ``A``            Supported
  88      ``C``            Supported
  89      ``D``            Supported
  90      ``F``            Supported
  91      ``H``            Assembly Support
  92      ``M``            Supported
  93      ``Svinval``      Assembly Support
  94      ``Svnapot``      Assembly Support
  95      ``Svpbmt``       Supported
  96      ``V``            Supported
  97      ``Zawrs``        Assembly Support
  98      ``Zba``          Supported
  99      ``Zbb``          Supported
 100      ``Zbc``          Supported
 101      ``Zbkb``         Supported (`See note <#riscv-scalar-crypto-note1>`__)
 102      ``Zbkc``         Supported
 103      ``Zbkx``         Supported (`See note <#riscv-scalar-crypto-note1>`__)
 104      ``Zbs``          Supported
 105      ``Zca``          Supported
 106      ``Zcb``          Supported
 107      ``Zcd``          Supported
 108      ``Zcf``          Supported
 109      ``Zcmp``         Supported
 110      ``Zcmt``         Assembly Support
 111      ``Zdinx``        Supported
 112      ``Zfa``          Supported
 113      ``Zfh``          Supported
 114      ``Zfhmin``       Supported
 115      ``Zfinx``        Supported
 116      ``Zhinx``        Supported
 117      ``Zhinxmin``     Supported
 118      ``Zicbom``       Assembly Support
 119      ``Zicbop``       Supported
 120      ``Zicboz``       Assembly Support
 121      ``Zicntr``       (`See Note <#riscv-i2p1-note>`__)
 122      ``Zicsr``        (`See Note <#riscv-i2p1-note>`__)
 123      ``Zifencei``     (`See Note <#riscv-i2p1-note>`__)
 124      ``Zihintntl``    Supported
 125      ``Zihintpause``  Assembly Support
 126      ``Zihpm``        (`See Note <#riscv-i2p1-note>`__)
 127      ``Zkn``          Supported
 128      ``Zknd``         Supported (`See note <#riscv-scalar-crypto-note2>`__)
 129      ``Zkne``         Supported (`See note <#riscv-scalar-crypto-note2>`__)
 130      ``Zknh``         Supported (`See note <#riscv-scalar-crypto-note2>`__)
 131      ``Zksed``        Supported (`See note <#riscv-scalar-crypto-note2>`__)
 132      ``Zksh``         Supported (`See note <#riscv-scalar-crypto-note2>`__)
 133      ``Zk``           Supported
 134      ``Zkr``          Supported
 135      ``Zks``          Supported
 136      ``Zkt``          Supported
 137      ``Zmmul``        Supported
 138      ``Zve32x``       (`Partially <#riscv-vlen-32-note>`__) Supported
 139      ``Zve32f``       (`Partially <#riscv-vlen-32-note>`__) Supported
 140      ``Zve64x``       Supported
 141      ``Zve64f``       Supported
 142      ``Zve64d``       Supported
 143      ``Zvfh``         Supported
 144      ``Zvl32b``       (`Partially <#riscv-vlen-32-note>`__) Supported
 145      ``Zvl64b``       Supported
 146      ``Zvl128b``      Supported
 147      ``Zvl256b``      Supported
 148      ``Zvl512b``      Supported
 149      ``Zvl1024b``     Supported
 150      ``Zvl2048b``     Supported
 151      ``Zvl4096b``     Supported
 152      ``Zvl8192b``     Supported
 153      ``Zvl16384b``    Supported
 154      ``Zvl32768b``    Supported
 155      ``Zvl65536b``    Supported
 156      ===============  =========================================================
 157
 158 Assembly Support
 159   LLVM supports the associated instructions in assembly.  All assembly related tools (e.g. assembler, disassembler, llvm-objdump, etc..) are supported.  Compiler and linker will accept extension names, and linked binaries will contain appropriate ELF flags and attributes to reflect use of named extension.
 160
 161 Supported
 162   Fully supported by the compiler.  This includes everything in Assembly Support, along with - if relevant - C language intrinsics for the instructions and pattern matching by the compiler to recognize idiomatic patterns which can be lowered to the associated instructions.
 163
 164 .. _riscv-scalar-crypto-note1:
 165
 166 ``Zbkb``, ``Zbkx``
 167   Pattern matching support for these instructions is incomplete.
 168
 169 .. _riscv-scalar-crypto-note2:
 170
 171 ``Zknd``, ``Zkne``, ``Zknh``, ``Zksed``, ``Zksh``
 172   No pattern matching exists.  As a result, these instructions can only be used from assembler or via intrinsic calls.
 173
 174 .. _riscv-vlen-32-note:
 175
 176 ``Zve32x``, ``Zve32f``, ``Zvl32b``
 177   LLVM currently assumes a minimum VLEN (vector register width) of 64 bits during compilation, and as a result ``Zve32x`` and ``Zve32f`` are supported only for VLEN>=64.  Assembly support doesn't have this restriction.
 178
 179 .. _riscv-i2p1-note:
 180
 181 ``zicntr``, ``zicsr``, ``zifencei``, ``zihpm``
 182   Between versions 2.0 and 2.1 of the base I specification, a backwards incompatible change was made to remove selected instructions and CSRs from the base ISA.  These instructions were grouped into a set of new extensions, but were no longer required by the base ISA.  This change is partially described in "Preface to Document Version 20190608-Base-Ratified" from the specification document (the ``zicntr`` and ``zihpm`` bits are not mentioned).  LLVM currently implements version 2.1 of the base specification. To maintain compatibility, instructions from these extensions are accepted without being in the ``-march`` string.  LLVM also allows the explicit specification of the extensions in an ``-march`` string.
 183
 184 Experimental Extensions
 185 =======================
 186
 187 LLVM supports (to various degrees) a number of experimental extensions.  All experimental extensions have ``experimental-`` as a prefix.  There is explicitly no compatibility promised between versions of the toolchain, and regular users are strongly advised *not* to make use of experimental extensions before they reach ratification.
 188
 189 The primary goal of experimental support is to assist in the process of ratification by providing an existence proof of an implementation, and simplifying efforts to validate the value of a proposed extension against large code bases.  Experimental extensions are expected to either transition to ratified status, or be eventually removed.  The decision on whether to accept an experimental extension is currently done on an entirely case by case basis; if you want to propose one, attending the bi-weekly RISC-V sync-up call is strongly advised.
 190
 191 ``experimental-smaia``
 192   LLVM implements the `Ratification candidate 3 <https://github.com/riscv/riscv-aia/releases/tag/1.0-RC3>`_.
 193
 194 ``experimental-ssaia``
 195   LLVM implements the `Ratification candidate 3 <https://github.com/riscv/riscv-aia/releases/tag/1.0-RC3>`_.
 196
 197 ``experimental-zacas``
 198   LLVM implements the `1.0-rc1 draft specification <https://github.com/riscv/riscv-zacas/releases/tag/v1.0-rc1>`_.
 199
 200 ``experimental-zfbfmin``, ``experimental-zvfbfmin``, ``experimental-zvfbfwma``
 201   LLVM implements assembler support for the `0.8.0 draft specification <https://github.com/riscv/riscv-bfloat16/releases/tag/20230629>`_.
 202
 203 ``experimental-zicfilp``
 204   LLVM implements the `0.2 draft specification <https://github.com/riscv/riscv-cfi/releases/tag/v0.2.0>`__.
 205
 206 ``experimental-zicond``
 207   LLVM implements the `1.0-rc1 draft specification <https://github.com/riscv/riscv-zicond/releases/tag/v1.0-rc1>`__.
 208
 209 ``experimental-ztso``
 210   LLVM implements the `v0.1 proposed specification <https://github.com/riscv/riscv-isa-manual/releases/download/draft-20220723-10eea63/riscv-spec.pdf>`__ (see Chapter 25).  The mapping from the C/C++ memory model to Ztso has not yet been ratified in any standards document.  There are multiple possible mappings, and they are *not* mutually ABI compatible.  The mapping LLVM implements is ABI compatible with the default WMO mapping.  This mapping may change and there is *explicitly* no ABI stability offered while the extension remains in experimental status.  User beware.
 211
 212 ``experimental-zvbb``, ``experimental-zvbc``, ``experimental-zvkb``, ``experimental-zvkg``, ``experimental-zvkn``, ``experimental-zvknc``, ``experimental-zvkned``, ``experimental-zvkng``, ``experimental-zvknha``, ``experimental-zvknhb``, ``experimental-zvks``, ``experimental-zvksc``, ``experimental-zvksed``, ``experimental-zvksg``, ``experimental-zvksh``, ``experimental-zvkt``
 213   LLVM implements the `1.0.0-rc2 specification <https://github.com/riscv/riscv-crypto/releases/download/v/riscv-crypto-spec-vector.pdf>`__. Note that current vector crypto extension version can be found in: <https://github.com/riscv/riscv-crypto>.
 214
 215 To use an experimental extension from `clang`, you must add `-menable-experimental-extensions` to the command line, and specify the exact version of the experimental extension you are using.  To use an experimental extension with LLVM's internal developer tools (e.g. `llc`, `llvm-objdump`, `llvm-mc`), you must prefix the extension name with `experimental-`.  Note that you don't need to specify the version with internal tools, and shouldn't include the `experimental-` prefix with `clang`.
 216
 217 Vendor Extensions
 218 =================
 219
 220 Vendor extensions are extensions which are not standardized by RISC-V International, and are instead defined by a hardware vendor.  The term vendor extension roughly parallels the definition of a `non-standard` extension from Section 1.3 of the Volume I: RISC-V Unprivileged ISA specification.  In particular, we expect to eventually accept both `custom` extensions and `non-conforming` extensions.
 221
 222 Inclusion of a vendor extension will be considered on a case by case basis.  All proposals should be brought to the bi-weekly RISCV sync calls for discussion.  For a general idea of the factors likely to be considered, please see the `Clang documentation <https://clang.llvm.org/get_involved.html>`_.
 223
 224 It is our intention to follow the naming conventions described in `riscv-non-isa/riscv-toolchain-conventions <https://github.com/riscv-non-isa/riscv-toolchain-conventions#conventions-for-vendor-extensions>`_.  Exceptions to this naming will need to be strongly motivated.
 225
 226 The current vendor extensions supported are:
 227
 228 ``XTHeadBa``
 229   LLVM implements `the THeadBa (address-generation) vendor-defined instructions specified in <https://github.com/T-head-Semi/thead-extension-spec/releases/download/2.2.2/xthead-2023-01-30-2.2.2.pdf>`_  by T-HEAD of Alibaba.  Instructions are prefixed with `th.` as described in the specification.
 230
 231 ``XTHeadBb``
 232   LLVM implements `the THeadBb (basic bit-manipulation) vendor-defined instructions specified in <https://github.com/T-head-Semi/thead-extension-spec/releases/download/2.2.2/xthead-2023-01-30-2.2.2.pdf>`_  by T-HEAD of Alibaba.  Instructions are prefixed with `th.` as described in the specification.
 233
 234 ``XTHeadBs``
 235   LLVM implements `the THeadBs (single-bit operations) vendor-defined instructions specified in <https://github.com/T-head-Semi/thead-extension-spec/releases/download/2.2.2/xthead-2023-01-30-2.2.2.pdf>`_  by T-HEAD of Alibaba.  Instructions are prefixed with `th.` as described in the specification.
 236
 237 ``XTHeadCondMov``
 238   LLVM implements `the THeadCondMov (conditional move) vendor-defined instructions specified in <https://github.com/T-head-Semi/thead-extension-spec/releases/download/2.2.2/xthead-2023-01-30-2.2.2.pdf>`_  by T-HEAD of Alibaba.  Instructions are prefixed with `th.` as described in the specification.
 239
 240 ``XTHeadCmo``
 241   LLVM implements `the THeadCmo (cache management operations) vendor-defined instructions specified in <https://github.com/T-head-Semi/thead-extension-spec/releases/download/2.2.2/xthead-2023-01-30-2.2.2.pdf>`_  by T-HEAD of Alibaba.  Instructions are prefixed with `th.` as described in the specification.
 242
 243 ``XTHeadFMemIdx``
 244   LLVM implements `the THeadFMemIdx (indexed memory operations for floating point) vendor-defined instructions specified in <https://github.com/T-head-Semi/thead-extension-spec/releases/download/2.2.2/xthead-2023-01-30-2.2.2.pdf>`_  by T-HEAD of Alibaba.  Instructions are prefixed with `th.` as described in the specification.
 245
 246 ``XTheadMac``
 247   LLVM implements `the XTheadMac (multiply-accumulate instructions) vendor-defined instructions specified in <https://github.com/T-head-Semi/thead-extension-spec/releases/download/2.2.2/xthead-2023-01-30-2.2.2.pdf>`_  by T-HEAD of Alibaba.  Instructions are prefixed with `th.` as described in the specification.
 248
 249 ``XTHeadMemIdx``
 250   LLVM implements `the THeadMemIdx (indexed memory operations) vendor-defined instructions specified in <https://github.com/T-head-Semi/thead-extension-spec/releases/download/2.2.2/xthead-2023-01-30-2.2.2.pdf>`_  by T-HEAD of Alibaba.  Instructions are prefixed with `th.` as described in the specification.
 251
 252 ``XTHeadMemPair``
 253   LLVM implements `the THeadMemPair (two-GPR memory operations) vendor-defined instructions specified in <https://github.com/T-head-Semi/thead-extension-spec/releases/download/2.2.2/xthead-2023-01-30-2.2.2.pdf>`_  by T-HEAD of Alibaba.  Instructions are prefixed with `th.` as described in the specification.
 254
 255 ``XTHeadSync``
 256   LLVM implements `the THeadSync (multi-core synchronization instructions) vendor-defined instructions specified in <https://github.com/T-head-Semi/thead-extension-spec/releases/download/2.2.2/xthead-2023-01-30-2.2.2.pdf>`_  by T-HEAD of Alibaba.  Instructions are prefixed with `th.` as described in the specification.
 257
 258 ``XTHeadVdot``
 259   LLVM implements `version 1.0.0 of the THeadV-family custom instructions specification <https://github.com/T-head-Semi/thead-extension-spec/releases/download/2.2.0/xthead-2022-12-04-2.2.0.pdf>`_ by T-HEAD of Alibaba.  All instructions are prefixed with `th.` as described in the specification, and the riscv-toolchain-convention document linked above.
 260
 261 ``XVentanaCondOps``
 262   LLVM implements `version 1.0.0 of the VTx-family custom instructions specification <https://github.com/ventanamicro/ventana-custom-extensions/releases/download/v1.0.0/ventana-custom-extensions-v1.0.0.pdf>`_ by Ventana Micro Systems.  All instructions are prefixed with `vt.` as described in the specification, and the riscv-toolchain-convention document linked above.  These instructions are only available for riscv64 at this time.
 263
 264 ``XSfvcp``
 265   LLVM implements `version 1.0.0 of the SiFive Vector Coprocessor Interface (VCIX) Software Specification <https://sifive.cdn.prismic.io/sifive/c3829e36-8552-41f0-a841-79945784241b_vcix-spec-software.pdf>`_ by SiFive.  All instructions are prefixed with `sf.vc.` as described in the specification, and the riscv-toolchain-convention document linked above.
 266
 267 ``XCVbitmanip``
 268   LLVM implements `version 1.0.0 of the CORE-V Bit Manipulation custom instructions specification <https://github.com/openhwgroup/cv32e40p/blob/62bec66b36182215e18c9cf10f723567e23878e9/docs/source/instruction_set_extensions.rst>`_ by OpenHW Group.  All instructions are prefixed with `cv.` as described in the specification.
 269
 270 ``XCVmac``
 271   LLVM implements `version 1.0.0 of the CORE-V Multiply-Accumulate (MAC) custom instructions specification <https://github.com/openhwgroup/cv32e40p/blob/4f024fe4b15a68b76615b0630c07a6745c620da7/docs/source/instruction_set_extensions.rst>`_ by OpenHW Group.  All instructions are prefixed with `cv.mac` as described in the specification. These instructions are only available for riscv32 at this time.
 272
 273 ``XCValu``
 274   LLVM implements `version 1.0.0 of the Core-V ALU custom instructions specification <https://github.com/openhwgroup/cv32e40p/blob/4f024fe4b15a68b76615b0630c07a6745c620da7/docs/source/instruction_set_extensions.rst>`_ by Core-V.  All instructions are prefixed with `cv.` as described in the specification. These instructions are only available for riscv32 at this time.
 275
 276 ``XCVsimd``
 277   LLVM implements `version 1.0.0 of the CORE-V SIMD custom instructions specification <https://github.com/openhwgroup/cv32e40p/blob/cv32e40p_v1.3.2/docs/source/instruction_set_extensions.rst>`_ by OpenHW Group.  All instructions are prefixed with `cv.` as described in the specification.
 278
 279 ``XCVbi``
 280   LLVM implements `version 1.0.0 of the CORE-V immediate branching custom instructions specification <https://github.com/openhwgroup/cv32e40p/blob/cv32e40p_v1.3.2/docs/source/instruction_set_extensions.rst>`_ by OpenHW Group.  All instructions are prefixed with `cv.` as described in the specification. These instructions are only available for riscv32 at this time.
 281
 282 ``XSfcie``
 283   LLVM implements `version 1.0.0 of the SiFive Custom Instruction Extension (CIE) Software Specification <https://sifive.cdn.prismic.io/sifive/767804da-53b2-4893-97d5-b7c030ae0a94_s76mc_core_complex_manual_21G3.pdf>`_ by SiFive.  All custom instruction are added as described in the specification, and the riscv-toolchain-convention document linked above. These instructions are only available for S76 processor at this time.