llvm/test/CodeGen/AMDGPU/GlobalISel/legalize-ctlz.mir

   1 # NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py
   2 # RUN: llc -mtriple=amdgcn-mesa-mesa3d -mcpu=fiji -O0 -run-pass=legalizer %s -o - | FileCheck %s
   3
   4 ---
   5 name: ctlz_s32_s32
   6
   7 body: |
   8   bb.0:
   9     liveins: $vgpr0
  10     ; CHECK-LABEL: name: ctlz_s32_s32
  11     ; CHECK: liveins: $vgpr0
  12     ; CHECK-NEXT: {{  $}}
  13     ; CHECK-NEXT: [[COPY:%[0-9]+]]:_(s32) = COPY $vgpr0
  14     ; CHECK-NEXT: [[AMDGPU_FFBH_U32_:%[0-9]+]]:_(s32) = G_AMDGPU_FFBH_U32 [[COPY]](s32)
  15     ; CHECK-NEXT: [[C:%[0-9]+]]:_(s32) = G_CONSTANT i32 32
  16     ; CHECK-NEXT: [[UMIN:%[0-9]+]]:_(s32) = G_UMIN [[AMDGPU_FFBH_U32_]], [[C]]
  17     ; CHECK-NEXT: $vgpr0 = COPY [[UMIN]](s32)
  18     %0:_(s32) = COPY $vgpr0
  19     %1:_(s32) = G_CTLZ %0
  20     $vgpr0 = COPY %1
  21 ...
  22
  23 ---
  24 name: ctlz_s32_s64
  25
  26 body: |
  27   bb.0:
  28     liveins: $vgpr0_vgpr1
  29     ; CHECK-LABEL: name: ctlz_s32_s64
  30     ; CHECK: liveins: $vgpr0_vgpr1
  31     ; CHECK-NEXT: {{  $}}
  32     ; CHECK-NEXT: [[COPY:%[0-9]+]]:_(s64) = COPY $vgpr0_vgpr1
  33     ; CHECK-NEXT: [[AMDGPU_FFBH_U32_:%[0-9]+]]:_(s32) = G_AMDGPU_FFBH_U32 [[COPY]](s64)
  34     ; CHECK-NEXT: [[C:%[0-9]+]]:_(s32) = G_CONSTANT i32 64
  35     ; CHECK-NEXT: [[UMIN:%[0-9]+]]:_(s32) = G_UMIN [[AMDGPU_FFBH_U32_]], [[C]]
  36     ; CHECK-NEXT: $vgpr0 = COPY [[UMIN]](s32)
  37     %0:_(s64) = COPY $vgpr0_vgpr1
  38     %1:_(s32) = G_CTLZ %0
  39     $vgpr0 = COPY %1
  40 ...
  41
  42 ---
  43 name: ctlz_s64_s64
  44
  45 body: |
  46   bb.0:
  47     liveins: $vgpr0_vgpr1
  48     ; CHECK-LABEL: name: ctlz_s64_s64
  49     ; CHECK: liveins: $vgpr0_vgpr1
  50     ; CHECK-NEXT: {{  $}}
  51     ; CHECK-NEXT: [[COPY:%[0-9]+]]:_(s64) = COPY $vgpr0_vgpr1
  52     ; CHECK-NEXT: [[AMDGPU_FFBH_U32_:%[0-9]+]]:_(s32) = G_AMDGPU_FFBH_U32 [[COPY]](s64)
  53     ; CHECK-NEXT: [[C:%[0-9]+]]:_(s32) = G_CONSTANT i32 64
  54     ; CHECK-NEXT: [[UMIN:%[0-9]+]]:_(s32) = G_UMIN [[AMDGPU_FFBH_U32_]], [[C]]
  55     ; CHECK-NEXT: [[ZEXT:%[0-9]+]]:_(s64) = G_ZEXT [[UMIN]](s32)
  56     ; CHECK-NEXT: $vgpr0_vgpr1 = COPY [[ZEXT]](s64)
  57     %0:_(s64) = COPY $vgpr0_vgpr1
  58     %1:_(s64) = G_CTLZ %0
  59     $vgpr0_vgpr1 = COPY %1
  60 ...
  61
  62 ---
  63 name: ctlz_s16_s32
  64
  65 body: |
  66   bb.0:
  67     liveins: $vgpr0
  68     ; CHECK-LABEL: name: ctlz_s16_s32
  69     ; CHECK: liveins: $vgpr0
  70     ; CHECK-NEXT: {{  $}}
  71     ; CHECK-NEXT: [[COPY:%[0-9]+]]:_(s32) = COPY $vgpr0
  72     ; CHECK-NEXT: [[AMDGPU_FFBH_U32_:%[0-9]+]]:_(s32) = G_AMDGPU_FFBH_U32 [[COPY]](s32)
  73     ; CHECK-NEXT: [[C:%[0-9]+]]:_(s32) = G_CONSTANT i32 32
  74     ; CHECK-NEXT: [[UMIN:%[0-9]+]]:_(s32) = G_UMIN [[AMDGPU_FFBH_U32_]], [[C]]
  75     ; CHECK-NEXT: [[C1:%[0-9]+]]:_(s32) = G_CONSTANT i32 65535
  76     ; CHECK-NEXT: [[AND:%[0-9]+]]:_(s32) = G_AND [[UMIN]], [[C1]]
  77     ; CHECK-NEXT: $vgpr0 = COPY [[AND]](s32)
  78     %0:_(s32) = COPY $vgpr0
  79     %1:_(s16) = G_CTLZ %0
  80     %2:_(s32) = G_ZEXT %1
  81     $vgpr0 = COPY %2
  82 ...
  83
  84 ---
  85 name: ctlz_s16_s16
  86
  87 body: |
  88   bb.0:
  89     liveins: $vgpr0
  90     ; CHECK-LABEL: name: ctlz_s16_s16
  91     ; CHECK: liveins: $vgpr0
  92     ; CHECK-NEXT: {{  $}}
  93     ; CHECK-NEXT: [[COPY:%[0-9]+]]:_(s32) = COPY $vgpr0
  94     ; CHECK-NEXT: [[C:%[0-9]+]]:_(s32) = G_CONSTANT i32 65535
  95     ; CHECK-NEXT: [[AND:%[0-9]+]]:_(s32) = G_AND [[COPY]], [[C]]
  96     ; CHECK-NEXT: [[AMDGPU_FFBH_U32_:%[0-9]+]]:_(s32) = G_AMDGPU_FFBH_U32 [[AND]](s32)
  97     ; CHECK-NEXT: [[C1:%[0-9]+]]:_(s32) = G_CONSTANT i32 32
  98     ; CHECK-NEXT: [[UMIN:%[0-9]+]]:_(s32) = G_UMIN [[AMDGPU_FFBH_U32_]], [[C1]]
  99     ; CHECK-NEXT: [[C2:%[0-9]+]]:_(s32) = G_CONSTANT i32 16
 100     ; CHECK-NEXT: [[SUB:%[0-9]+]]:_(s32) = G_SUB [[UMIN]], [[C2]]
 101     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:_(s32) = COPY [[SUB]](s32)
 102     ; CHECK-NEXT: [[AND1:%[0-9]+]]:_(s32) = G_AND [[COPY1]], [[C]]
 103     ; CHECK-NEXT: $vgpr0 = COPY [[AND1]](s32)
 104     %0:_(s32) = COPY $vgpr0
 105     %1:_(s16) = G_TRUNC %0
 106     %2:_(s16) = G_CTLZ %1
 107     %3:_(s32) = G_ZEXT %2
 108     $vgpr0 = COPY %3
 109 ...
 110
 111 ---
 112 name: ctlz_v2s32_v2s32
 113
 114 body: |
 115   bb.0:
 116     liveins: $vgpr0_vgpr1
 117     ; CHECK-LABEL: name: ctlz_v2s32_v2s32
 118     ; CHECK: liveins: $vgpr0_vgpr1
 119     ; CHECK-NEXT: {{  $}}
 120     ; CHECK-NEXT: [[COPY:%[0-9]+]]:_(<2 x s32>) = COPY $vgpr0_vgpr1
 121     ; CHECK-NEXT: [[UV:%[0-9]+]]:_(s32), [[UV1:%[0-9]+]]:_(s32) = G_UNMERGE_VALUES [[COPY]](<2 x s32>)
 122     ; CHECK-NEXT: [[AMDGPU_FFBH_U32_:%[0-9]+]]:_(s32) = G_AMDGPU_FFBH_U32 [[UV]](s32)
 123     ; CHECK-NEXT: [[C:%[0-9]+]]:_(s32) = G_CONSTANT i32 32
 124     ; CHECK-NEXT: [[UMIN:%[0-9]+]]:_(s32) = G_UMIN [[AMDGPU_FFBH_U32_]], [[C]]
 125     ; CHECK-NEXT: [[AMDGPU_FFBH_U32_1:%[0-9]+]]:_(s32) = G_AMDGPU_FFBH_U32 [[UV1]](s32)
 126     ; CHECK-NEXT: [[UMIN1:%[0-9]+]]:_(s32) = G_UMIN [[AMDGPU_FFBH_U32_1]], [[C]]
 127     ; CHECK-NEXT: [[BUILD_VECTOR:%[0-9]+]]:_(<2 x s32>) = G_BUILD_VECTOR [[UMIN]](s32), [[UMIN1]](s32)
 128     ; CHECK-NEXT: $vgpr0_vgpr1 = COPY [[BUILD_VECTOR]](<2 x s32>)
 129     %0:_(<2 x s32>) = COPY $vgpr0_vgpr1
 130     %1:_(<2 x s32>) = G_CTLZ %0
 131     $vgpr0_vgpr1 = COPY %1
 132 ...
 133
 134 ---
 135 name: ctlz_v2s32_v2s64
 136
 137 body: |
 138   bb.0:
 139     liveins: $vgpr0_vgpr1_vgpr2_vgpr3
 140     ; CHECK-LABEL: name: ctlz_v2s32_v2s64
 141     ; CHECK: liveins: $vgpr0_vgpr1_vgpr2_vgpr3
 142     ; CHECK-NEXT: {{  $}}
 143     ; CHECK-NEXT: [[COPY:%[0-9]+]]:_(<2 x s64>) = COPY $vgpr0_vgpr1_vgpr2_vgpr3
 144     ; CHECK-NEXT: [[UV:%[0-9]+]]:_(s64), [[UV1:%[0-9]+]]:_(s64) = G_UNMERGE_VALUES [[COPY]](<2 x s64>)
 145     ; CHECK-NEXT: [[AMDGPU_FFBH_U32_:%[0-9]+]]:_(s32) = G_AMDGPU_FFBH_U32 [[UV]](s64)
 146     ; CHECK-NEXT: [[C:%[0-9]+]]:_(s32) = G_CONSTANT i32 64
 147     ; CHECK-NEXT: [[UMIN:%[0-9]+]]:_(s32) = G_UMIN [[AMDGPU_FFBH_U32_]], [[C]]
 148     ; CHECK-NEXT: [[AMDGPU_FFBH_U32_1:%[0-9]+]]:_(s32) = G_AMDGPU_FFBH_U32 [[UV1]](s64)
 149     ; CHECK-NEXT: [[UMIN1:%[0-9]+]]:_(s32) = G_UMIN [[AMDGPU_FFBH_U32_1]], [[C]]
 150     ; CHECK-NEXT: [[BUILD_VECTOR:%[0-9]+]]:_(<2 x s32>) = G_BUILD_VECTOR [[UMIN]](s32), [[UMIN1]](s32)
 151     ; CHECK-NEXT: $vgpr0_vgpr1 = COPY [[BUILD_VECTOR]](<2 x s32>)
 152     %0:_(<2 x s64>) = COPY $vgpr0_vgpr1_vgpr2_vgpr3
 153     %1:_(<2 x s32>) = G_CTLZ %0
 154     $vgpr0_vgpr1 = COPY %1
 155 ...
 156
 157 ---
 158 name: ctlz_v2s16_v2s16
 159
 160 body: |
 161   bb.0:
 162     liveins: $vgpr0
 163     ; CHECK-LABEL: name: ctlz_v2s16_v2s16
 164     ; CHECK: liveins: $vgpr0
 165     ; CHECK-NEXT: {{  $}}
 166     ; CHECK-NEXT: [[COPY:%[0-9]+]]:_(<2 x s16>) = COPY $vgpr0
 167     ; CHECK-NEXT: [[BITCAST:%[0-9]+]]:_(s32) = G_BITCAST [[COPY]](<2 x s16>)
 168     ; CHECK-NEXT: [[C:%[0-9]+]]:_(s32) = G_CONSTANT i32 16
 169     ; CHECK-NEXT: [[LSHR:%[0-9]+]]:_(s32) = G_LSHR [[BITCAST]], [[C]](s32)
 170     ; CHECK-NEXT: [[C1:%[0-9]+]]:_(s32) = G_CONSTANT i32 65535
 171     ; CHECK-NEXT: [[AND:%[0-9]+]]:_(s32) = G_AND [[BITCAST]], [[C1]]
 172     ; CHECK-NEXT: [[AMDGPU_FFBH_U32_:%[0-9]+]]:_(s32) = G_AMDGPU_FFBH_U32 [[AND]](s32)
 173     ; CHECK-NEXT: [[C2:%[0-9]+]]:_(s32) = G_CONSTANT i32 32
 174     ; CHECK-NEXT: [[UMIN:%[0-9]+]]:_(s32) = G_UMIN [[AMDGPU_FFBH_U32_]], [[C2]]
 175     ; CHECK-NEXT: [[SUB:%[0-9]+]]:_(s32) = G_SUB [[UMIN]], [[C]]
 176     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:_(s32) = COPY [[SUB]](s32)
 177     ; CHECK-NEXT: [[AND1:%[0-9]+]]:_(s32) = G_AND [[LSHR]], [[C1]]
 178     ; CHECK-NEXT: [[AMDGPU_FFBH_U32_1:%[0-9]+]]:_(s32) = G_AMDGPU_FFBH_U32 [[AND1]](s32)
 179     ; CHECK-NEXT: [[UMIN1:%[0-9]+]]:_(s32) = G_UMIN [[AMDGPU_FFBH_U32_1]], [[C2]]
 180     ; CHECK-NEXT: [[SUB1:%[0-9]+]]:_(s32) = G_SUB [[UMIN1]], [[C]]
 181     ; CHECK-NEXT: [[COPY2:%[0-9]+]]:_(s32) = COPY [[SUB1]](s32)
 182     ; CHECK-NEXT: [[AND2:%[0-9]+]]:_(s32) = G_AND [[COPY1]], [[C1]]
 183     ; CHECK-NEXT: [[AND3:%[0-9]+]]:_(s32) = G_AND [[COPY2]], [[C1]]
 184     ; CHECK-NEXT: [[SHL:%[0-9]+]]:_(s32) = G_SHL [[AND3]], [[C]](s32)
 185     ; CHECK-NEXT: [[OR:%[0-9]+]]:_(s32) = G_OR [[AND2]], [[SHL]]
 186     ; CHECK-NEXT: [[BITCAST1:%[0-9]+]]:_(<2 x s16>) = G_BITCAST [[OR]](s32)
 187     ; CHECK-NEXT: $vgpr0 = COPY [[BITCAST1]](<2 x s16>)
 188     %0:_(<2 x s16>) = COPY $vgpr0
 189     %1:_(<2 x s16>) = G_CTLZ %0
 190     $vgpr0 = COPY %1
 191 ...
 192
 193 ---
 194 name: ctlz_s7_s7
 195
 196 body: |
 197   bb.0:
 198     liveins: $vgpr0
 199
 200     ; CHECK-LABEL: name: ctlz_s7_s7
 201     ; CHECK: liveins: $vgpr0
 202     ; CHECK-NEXT: {{  $}}
 203     ; CHECK-NEXT: [[COPY:%[0-9]+]]:_(s32) = COPY $vgpr0
 204     ; CHECK-NEXT: [[C:%[0-9]+]]:_(s32) = G_CONSTANT i32 127
 205     ; CHECK-NEXT: [[AND:%[0-9]+]]:_(s32) = G_AND [[COPY]], [[C]]
 206     ; CHECK-NEXT: [[AMDGPU_FFBH_U32_:%[0-9]+]]:_(s32) = G_AMDGPU_FFBH_U32 [[AND]](s32)
 207     ; CHECK-NEXT: [[C1:%[0-9]+]]:_(s32) = G_CONSTANT i32 32
 208     ; CHECK-NEXT: [[UMIN:%[0-9]+]]:_(s32) = G_UMIN [[AMDGPU_FFBH_U32_]], [[C1]]
 209     ; CHECK-NEXT: [[C2:%[0-9]+]]:_(s32) = G_CONSTANT i32 25
 210     ; CHECK-NEXT: [[SUB:%[0-9]+]]:_(s32) = G_SUB [[UMIN]], [[C2]]
 211     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:_(s32) = COPY [[SUB]](s32)
 212     ; CHECK-NEXT: [[AND1:%[0-9]+]]:_(s32) = G_AND [[COPY1]], [[C]]
 213     ; CHECK-NEXT: $vgpr0 = COPY [[AND1]](s32)
 214     %0:_(s32) = COPY $vgpr0
 215     %1:_(s7) = G_TRUNC %0
 216     %2:_(s7) = G_CTLZ %1
 217     %3:_(s32) = G_ZEXT %2
 218     $vgpr0 = COPY %3
 219 ...
 220
 221 ---
 222 name: ctlz_s33_s33
 223
 224 body: |
 225   bb.0:
 226     liveins: $vgpr0_vgpr1
 227
 228     ; CHECK-LABEL: name: ctlz_s33_s33
 229     ; CHECK: liveins: $vgpr0_vgpr1
 230     ; CHECK-NEXT: {{  $}}
 231     ; CHECK-NEXT: [[COPY:%[0-9]+]]:_(s64) = COPY $vgpr0_vgpr1
 232     ; CHECK-NEXT: [[C:%[0-9]+]]:_(s64) = G_CONSTANT i64 8589934591
 233     ; CHECK-NEXT: [[AND:%[0-9]+]]:_(s64) = G_AND [[COPY]], [[C]]
 234     ; CHECK-NEXT: [[AMDGPU_FFBH_U32_:%[0-9]+]]:_(s32) = G_AMDGPU_FFBH_U32 [[AND]](s64)
 235     ; CHECK-NEXT: [[C1:%[0-9]+]]:_(s32) = G_CONSTANT i32 64
 236     ; CHECK-NEXT: [[UMIN:%[0-9]+]]:_(s32) = G_UMIN [[AMDGPU_FFBH_U32_]], [[C1]]
 237     ; CHECK-NEXT: [[C2:%[0-9]+]]:_(s64) = G_CONSTANT i64 31
 238     ; CHECK-NEXT: [[UV:%[0-9]+]]:_(s32), [[UV1:%[0-9]+]]:_(s32) = G_UNMERGE_VALUES [[C2]](s64)
 239     ; CHECK-NEXT: [[USUBO:%[0-9]+]]:_(s32), [[USUBO1:%[0-9]+]]:_(s1) = G_USUBO [[UMIN]], [[UV]]
 240     ; CHECK-NEXT: [[ZEXT1:%[0-9]+]]:_(s64) = G_ZEXT [[USUBO]](s32)
 241     ; CHECK-NEXT: $vgpr0_vgpr1 = COPY [[ZEXT1]](s64)
 242     %0:_(s64) = COPY $vgpr0_vgpr1
 243     %1:_(s33) = G_TRUNC %0
 244     %2:_(s33) = G_CTLZ %1
 245     %3:_(s64) = G_ANYEXT %2
 246     $vgpr0_vgpr1 = COPY %3
 247 ...
 248
 249 # ---
 250 # name: ctlz_v2s7_v2s7
 251
 252 # body: |
 253 #   bb.0:
 254 #     liveins: $vgpr0
 255 #     %0:_(<2 x s32>) = COPY $vgpr0_vgpr1
 256 #     %1:_(<2 x s7>) = G_TRUNC %0
 257 #     %2:_(<2 x s7>) = G_CTLZ %1
 258 #     %3:_(<2 x s32>) = G_ANYEXT %2
 259 #     $vgpr0_vgpr1 = COPY %3
 260 # ...