llvm/test/CodeGen/AMDGPU/GlobalISel/regbankselect-amdgcn.update.dpp.mir

   1 # NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py
   2 # RUN: llc -march=amdgcn -mcpu=fiji -run-pass=amdgpu-regbankselect -regbankselect-fast -verify-machineinstrs %s -o - | FileCheck %s
   3
   4 ---
   5 name: update_dpp_ss
   6 legalized: true
   7 tracksRegLiveness: true
   8 body: |
   9   bb.0:
  10     liveins: $sgpr0, $sgpr1
  11
  12     ; CHECK-LABEL: name: update_dpp_ss
  13     ; CHECK: liveins: $sgpr0, $sgpr1
  14     ; CHECK-NEXT: {{  $}}
  15     ; CHECK-NEXT: [[COPY:%[0-9]+]]:sgpr(p3) = COPY $sgpr0
  16     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:sgpr(s32) = COPY $sgpr1
  17     ; CHECK-NEXT: [[COPY2:%[0-9]+]]:vgpr(p3) = COPY [[COPY]](p3)
  18     ; CHECK-NEXT: [[COPY3:%[0-9]+]]:vgpr(s32) = COPY [[COPY1]](s32)
  19     ; CHECK-NEXT: [[INT:%[0-9]+]]:vgpr(s32) = G_INTRINSIC_CONVERGENT intrinsic(@llvm.amdgcn.update.dpp), [[COPY2]](p3), [[COPY3]](s32), 0, 0, 0, 0
  20     %0:_(p3) = COPY $sgpr0
  21     %1:_(s32) = COPY $sgpr1
  22     %2:_(s32) = G_INTRINSIC_CONVERGENT intrinsic(@llvm.amdgcn.update.dpp), %0, %1, 0, 0, 0, 0
  23
  24 ...
  25
  26 ---
  27 name: update_dpp_sv
  28 legalized: true
  29 tracksRegLiveness: true
  30 body: |
  31   bb.0:
  32     liveins: $sgpr0, $vgpr0
  33
  34     ; CHECK-LABEL: name: update_dpp_sv
  35     ; CHECK: liveins: $sgpr0, $vgpr0
  36     ; CHECK-NEXT: {{  $}}
  37     ; CHECK-NEXT: [[COPY:%[0-9]+]]:sgpr(p3) = COPY $sgpr0
  38     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:vgpr(s32) = COPY $vgpr0
  39     ; CHECK-NEXT: [[COPY2:%[0-9]+]]:vgpr(p3) = COPY [[COPY]](p3)
  40     ; CHECK-NEXT: [[INT:%[0-9]+]]:vgpr(s32) = G_INTRINSIC_CONVERGENT intrinsic(@llvm.amdgcn.update.dpp), [[COPY2]](p3), [[COPY1]](s32), 0, 0, 0, 0
  41     %0:_(p3) = COPY $sgpr0
  42     %1:_(s32) = COPY $vgpr0
  43     %2:_(s32) = G_INTRINSIC_CONVERGENT intrinsic(@llvm.amdgcn.update.dpp), %0, %1, 0, 0, 0, 0
  44
  45 ...
  46
  47 ---
  48 name: update_dpp_vs
  49 legalized: true
  50 tracksRegLiveness: true
  51 body: |
  52   bb.0:
  53     liveins: $vgpr0, $sgpr0
  54
  55     ; CHECK-LABEL: name: update_dpp_vs
  56     ; CHECK: liveins: $vgpr0, $sgpr0
  57     ; CHECK-NEXT: {{  $}}
  58     ; CHECK-NEXT: [[COPY:%[0-9]+]]:vgpr(p3) = COPY $vgpr0
  59     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:sgpr(s32) = COPY $sgpr0
  60     ; CHECK-NEXT: [[COPY2:%[0-9]+]]:vgpr(s32) = COPY [[COPY1]](s32)
  61     ; CHECK-NEXT: [[INT:%[0-9]+]]:vgpr(s32) = G_INTRINSIC_CONVERGENT intrinsic(@llvm.amdgcn.update.dpp), [[COPY]](p3), [[COPY2]](s32), 0, 0, 0, 0
  62     %0:_(p3) = COPY $vgpr0
  63     %1:_(s32) = COPY $sgpr0
  64     %2:_(s32) = G_INTRINSIC_CONVERGENT intrinsic(@llvm.amdgcn.update.dpp), %0, %1, 0, 0, 0, 0
  65
  66 ...
  67
  68 ---
  69 name: update_dpp_vv
  70 legalized: true
  71 tracksRegLiveness: true
  72 body: |
  73   bb.0:
  74     liveins: $vgpr0, $vgpr1
  75
  76     ; CHECK-LABEL: name: update_dpp_vv
  77     ; CHECK: liveins: $vgpr0, $vgpr1
  78     ; CHECK-NEXT: {{  $}}
  79     ; CHECK-NEXT: [[COPY:%[0-9]+]]:vgpr(p3) = COPY $vgpr0
  80     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:vgpr(s32) = COPY $vgpr1
  81     ; CHECK-NEXT: [[INT:%[0-9]+]]:vgpr(s32) = G_INTRINSIC_CONVERGENT intrinsic(@llvm.amdgcn.update.dpp), [[COPY]](p3), [[COPY1]](s32), 0, 0, 0, 0
  82     %0:_(p3) = COPY $vgpr0
  83     %1:_(s32) = COPY $vgpr1
  84     %2:_(s32) = G_INTRINSIC_CONVERGENT intrinsic(@llvm.amdgcn.update.dpp), %0, %1, 0, 0, 0, 0
  85
  86 ...