llvm/test/CodeGen/AMDGPU/GlobalISel/regbankselect-split-scalar-load-metadata.mir

   1 # NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py
   2 # RUN: llc -mtriple=amdgcn-mesa-mesa3d -mcpu=hawaii -run-pass=amdgpu-regbankselect %s -o - | FileCheck -check-prefix=SI %s
   3
   4 --- |
   5
   6   define amdgpu_ps i96 @split_smrd_load_range(ptr addrspace(4) %ptr) {
   7     %load = load i96, ptr addrspace(4) %ptr, !range !0
   8     ret i96 %load
   9   }
  10
  11   define amdgpu_ps <3 x i32> @split_smrd_load_tbaa(ptr addrspace(4) %ptr) {
  12     %load = load <3 x i32>, ptr addrspace(4) %ptr, !tbaa !1
  13     ret <3 x i32> %load
  14   }
  15
  16   !0 = !{i96 0, i96 9223372036854775808}
  17   !1 = !{!"omnipotent char", !2}
  18   !2 = !{!"Simple C/C++ TBAA"}
  19 ...
  20
  21 # Make sure range metadata is not preserved when widening loads, but
  22 # tbaa is.
  23
  24 ---
  25 name: split_smrd_load_range
  26 legalized: true
  27 body: |
  28   bb.0:
  29     liveins: $sgpr0_sgpr1
  30
  31     ; SI-LABEL: name: split_smrd_load_range
  32     ; SI: liveins: $sgpr0_sgpr1
  33     ; SI-NEXT: {{  $}}
  34     ; SI-NEXT: [[COPY:%[0-9]+]]:sgpr(p4) = COPY $sgpr0_sgpr1
  35     ; SI-NEXT: [[LOAD:%[0-9]+]]:sgpr(<2 x s32>) = G_LOAD [[COPY]](p4) :: (load (<2 x s32>), addrspace 4)
  36     ; SI-NEXT: [[C:%[0-9]+]]:sgpr(s64) = G_CONSTANT i64 8
  37     ; SI-NEXT: [[PTR_ADD:%[0-9]+]]:sgpr(p4) = G_PTR_ADD [[COPY]], [[C]](s64)
  38     ; SI-NEXT: [[LOAD1:%[0-9]+]]:sgpr(s32) = G_LOAD [[PTR_ADD]](p4) :: (load (s32) from unknown-address + 8, align 8, addrspace 4)
  39     ; SI-NEXT: [[UV:%[0-9]+]]:sgpr(s32), [[UV1:%[0-9]+]]:sgpr(s32) = G_UNMERGE_VALUES [[LOAD]](<2 x s32>)
  40     ; SI-NEXT: [[BUILD_VECTOR:%[0-9]+]]:sgpr(<3 x s32>) = G_BUILD_VECTOR [[UV]](s32), [[UV1]](s32), [[LOAD1]](s32)
  41     ; SI-NEXT: $sgpr0_sgpr1_sgpr2 = COPY [[BUILD_VECTOR]](<3 x s32>)
  42     %0:_(p4) = COPY $sgpr0_sgpr1
  43     %1:_(<3 x s32>) = G_LOAD %0 :: (load (<3 x s32>), align 8, addrspace 4, !range !0)
  44     $sgpr0_sgpr1_sgpr2 = COPY %1
  45
  46 ...
  47
  48 ---
  49 name: split_smrd_load_tbaa
  50 legalized: true
  51 body: |
  52   bb.0:
  53     liveins: $sgpr0_sgpr1
  54
  55     ; SI-LABEL: name: split_smrd_load_tbaa
  56     ; SI: liveins: $sgpr0_sgpr1
  57     ; SI-NEXT: {{  $}}
  58     ; SI-NEXT: [[COPY:%[0-9]+]]:sgpr(p4) = COPY $sgpr0_sgpr1
  59     ; SI-NEXT: [[LOAD:%[0-9]+]]:sgpr(<2 x s32>) = G_LOAD [[COPY]](p4) :: (load (<2 x s32>), !tbaa !2, addrspace 4)
  60     ; SI-NEXT: [[C:%[0-9]+]]:sgpr(s64) = G_CONSTANT i64 8
  61     ; SI-NEXT: [[PTR_ADD:%[0-9]+]]:sgpr(p4) = G_PTR_ADD [[COPY]], [[C]](s64)
  62     ; SI-NEXT: [[LOAD1:%[0-9]+]]:sgpr(s32) = G_LOAD [[PTR_ADD]](p4) :: (load (s32) from unknown-address + 8, align 8, !tbaa !2, addrspace 4)
  63     ; SI-NEXT: [[UV:%[0-9]+]]:sgpr(s32), [[UV1:%[0-9]+]]:sgpr(s32) = G_UNMERGE_VALUES [[LOAD]](<2 x s32>)
  64     ; SI-NEXT: [[BUILD_VECTOR:%[0-9]+]]:sgpr(<3 x s32>) = G_BUILD_VECTOR [[UV]](s32), [[UV1]](s32), [[LOAD1]](s32)
  65     ; SI-NEXT: $sgpr0_sgpr1_sgpr2 = COPY [[BUILD_VECTOR]](<3 x s32>)
  66     %0:_(p4) = COPY $sgpr0_sgpr1
  67     %1:_(<3 x s32>) = G_LOAD %0 :: (load (<3 x s32>), align 8, addrspace 4, !tbaa !1)
  68     $sgpr0_sgpr1_sgpr2 = COPY %1
  69
  70 ...